ЦСРС_1 / Grebeshkov_Tehnika_mikroproz_sistem_v_kommutazii_uchebnik_dlya_vuzov_2011

Техника микропроцессорных систем в коммутации

Общая память CMY является общей оперативной физической памятью, предназначенной для хранения коммутационных программ, административных программ, программ технической эксплуатации, базы станционных данных, базы абонентских данных, данных по межстанционной соединительно сети, статистических учетных данных по маршрутизации, используемых всеми процессорами в составе CP113с. Емкость CMY составляет от 64 Мбайт до 512 Мбайт. Память CMY конструктивно состоит из четырѐх физических банков памяти, нумеруемых от 0 до 3; ѐмкость каждого банка составляет от 16 Мбайт до 64(128) Мбайт. В каждом банке находятся ячейки с уникальными (неповторяющимися) физическими адресами. Общая память CMY работает с тактовой частотой 16 МГц, подключена к двум портам ввода-ввода для шины общей памяти. В целях обеспечения надежности, общая память CMY дублирована, при этом содержимое 0 ветви памяти (CMY0) должно быть до бита идентично содержимому памяти ветви 1 (CMY1). С этой целью производится регулярная синхронизация физического содержимого ветви памяти, являющейся активной, с содержимым ветви памяти, находящейся в «горячем» резерве (stand by). Эта процедура обеспечивает постоянную оперативную готовность, надѐжность и безотказность программного обеспечения управления.

В качестве МПР в процессоре CP113c используется семейство МПр типа Motorola MC68020, MC68040. Эти МПр имеют RISC архи-

тектуру т.е. используют короткие инструкции (команды). В результате за один такт может быть выполнено 1…4 инструкции. Основной микропроцессор MC68040 работает с тактовой частотой 25 МГц; разрядность данных 32 бита; разрядность адреса 32 бита; максимальная тактовая частота составляет 66 МГц; размер кэш-памяти второго уровня L.2 составляет до 8 Кбайт. Данный МПр преимущественно выполняет операции с фиксированной точкой, что позволяет при невысокой тактовой частоте добиваться требуемой производительности управляющего комплекса. В процессорах IOР может использоваться МПр MC 68040 с тактовой частотой 16 МГц, разрядность данных IOP составляет 32 разряда. Процессор IOP имеет локальное ОЗУ ѐмкостью 128 Кбайт. Напряжение питания МПр составляет 5 В, производительность составляет до 1 170 000 операций/с.

121

Техника микропроцессорных систем в коммутации

Рассмотрим детальнее характеристики семейства микропроцессоров MC 68XXX, используемых в координационном процессоре CP113c (v.10). Микропроцессор MC68020 [11,88] – первый полностью 32-разрядный процессор третьего поколения, относящийся к семейству МC68ХХХ фирмы Motorola, применяется в процессоре IOP. В МПр MC68020 введены новые режимы адресации для поддержки языков высокого уровня и новые инструкции. Микропроцессор MC68020 имеет внутренний кэш инструкций размером 256 байт. Для ускорения взаимодействия с сопроцессорами MC68020 поддерживает сопроцессорный интерфейс. Микропроцессор МС68ЕС020 является разновидностью MC68020 для встроенных приложений и программно совместим с MC68020. Имеет уменьшенную, по сравнению с базовым процессором, шину адреса (А0…А23).

Основные характеристики МПр MC68020, МС68ЕС020:

процессор MC68020 полностью 32-х битный (32-х битная шина адреса и 32-х битная шина данных, шины не мультиплексированы), ѐмкость адресуемого пространства физической памяти 4 Гбайт;

имеет шестнадцать 32-битных регистров общего назначения и пять управляющих регистров специального назначения;

поддержка двухуровневой системы защиты информации;

совместимость по объектным кодам с предыдущими микропроцессорами семейства МС68XXX;

конвейерная архитектура с высоким уровнем параллелизма;

внутренний кэш инструкций;

интерфейс для сопроцессоров;

поддержка виртуальной памяти и виртуальной машины;

расширенные режимы адресации для поддержки языков программирования высокого уровня (18 режимов адресации);

поддержка шести основных типов данных – биты, битовые поля, байт (8 бит), слово (16 бит), двойное слово (32 бита), двоично-десятичные числа (4 бита).

Микропроцессор MC68040 – 32-разрядный процессор, применяется в составе процессоре BAPM/BAPS, CAP, IOP. Микропроцес-

122

Техника микропроцессорных систем в коммутации

сор MC68040 включает следующие основные компоненты:

устройство обработки целочисленных данных IU, совместимого с целочисленным устройством МПр MC68030;

устройство обработки данных с плавающей точкой, FPU;

внутреннее устройство управления памятью, MMU;

устройство памяти инструкций/команд IMU;

устройство памяти данных, DMU;

контроллер внутрипроцессорной магистрали (шины). Устройство обработки целочисленных данных IU обеспечи-

вает выработку исполнительного (виртуального или физического) адреса памяти, обработку инструкций и, при необходимости, передачу инструкции на исполнение в FPU и получение из него результата, передачу результата обработки инструкции в блок памяти данных и в контроллер магистрали. Устройство обработки данных с плавающей точкой FPU осуществляет необходимое конвертирование формата информации, полученной из IU, обработку данных IU, обратное конвертирование формата результата обработки данных и передачу данных в IU. Оба устройства памяти (IMU, DMU) идентичны по структуре. Они осуществляют трансляцию логических/виртуальных адресов, выработанных IU, (IMU – трансляцию адресов инструкций, а DMU – трансляцию адресов данных) в физические, имеют в своем составе: устройство MMU, 128-байтные кэш адресных трансляций и 4-х килобайтный кэш операндов.

Контроллер внутрипроцессорной магистрали поддерживает внешние циклы магистрали и обеспечивает передачу операндов между магистралью IMU, DMU, и IU по раздельным внутренним магистралям процессора. Микропроцессор МС68ЕС040 не имеет встроенных FPU и MMU, но в остальном функционально и конструктивно совместим с MC68040. Основные технические характеристики

MC68040, MC68LC040, МС68ЕС040 следующие:

совместимость «снизу-вверх» по машинным кодам с предыдущими процессорами семейства М68ХХХ;

32-разрядные немультиплексируемые шины адреса и данных; поддерживаемое физическое адресное пространство в 4

123

Техника микропроцессорных систем в коммутации

Гбайт; двухуровневая система защиты информации,

поддерживаемая возможностью работы в режиме пользователя и в режиме супервизора;

устройство обработки целочисленных данных, совместимое с устройством обработки MC68030;

устройство обработки данных с плавающей точкой FPU (только MC68040);

два независимых устройства памяти инструкций и памяти данных (IMU, DMU) для МПр MC68040;

поддержка виртуальной памяти и виртуальной машины;

конвейерная архитектура с высоким уровнем распараллеливания операций;

поддержка многопроцессорных систем;

шестнадцать 32-битных регистров общего назначения;

два указателя стека (главный и указатель прерываний) и десять управляющих регистров специального назначения в режиме супервизора;

внутренние кэши инструкций и данных по 4 Кбайт каждый;

18 режимов адресации и 7 типов данных.

Перечисленные особенности МПр позволяют обеспечить выполнение МПр операций, соответствующих обработке данных на уровнях 1…3 модели взаимосвязи открытых систем. Рассмотрим далее функциональные блоки CP113с более подробно.

2.3.2 Основные функциональные блоки и обмен с общей памятью

В основе процессоров BАР, САР или IOC [83] лежит общий функциональный компонент – подсистема выполнения программ РЕХ. Аппаратно РЕХ (см. рис. 2.8) выполнен в виде отдельной монтируемой платы (физического модуля), который имеет собственную физическую позицию на стативе. В зависимости от того, в качестве какого устройства используется модуль PEX, т.е. BAP, CAP или IOC и в соответствии с монтажной позицией на стативе, активизируются требуемые функции аппаратных средств в составе процессора.

124

Техника микропроцессорных систем в коммутации

Общий интерфейс (CI)

Рис. 2.8 – Функциональная блок-схема модуля PEX

Микропроцессорная система PU содержит МПр МС68040, контроллер доступа, контроллер циклов. Контроллер доступа и контроллер циклов выполняют следующие функции:

обмен данными с локальным ОЗУ;

обмен данными с общим интерфейсом CI;

постоянное сравнение результатов операции PU0 и PU1. Контролер доступа и контролер циклов разделяются на веду-

щий и проверочный. Они работают синхронно и обеспечивают сравнение результатов работы микропроцессоров ведущего блока PU0 и ведомого блока PU1 по принципу «такт-в-такт». В случае, если результаты обработки данных, выполненных PU0 и PU1 не совпадают, то генерируется аварийный сигнал и соответствующий процессор (САР, ВАР или IOC) отключается от шины B:CMY.

Схема подачи тактового сигнала формирует тактовые импульсы с частотой 25(16) МГц. Локальное ОЗУ, LMY имеет ѐмкость от 32 до 64 Мбайт, строится на базе микросхем динамической памяти с произвольным доступом DRAM. В локальной оперативной памяти LMY хранится информация, необходимая для текущего функциони-

125

Техника микропроцессорных систем в коммутации

рования данного блока PU, в частности промежуточные результаты вычислительных операций, файлы операционной системы, программа обработки вызова. Быстростираемое электрически программируемое постоянное запоминающее устройство с возможностью чтения, FEPROM хранит программы начальной загрузки PEX и программы диагностики аппаратной части PEX, что аналогично функциям BIOS персонального компьютера. Общий интерфейс CI используется для организации обмена данных с шинами B:CMY, а так же обмена с

IOC.

Процессор РЕХ для нормальной работы требует постоянного отвода тепла, поэтому статив с РЕХ оборудован системой принудительной вентиляции. Как уже отмечалось, по соображениям надежности хранения данных, общая память процессора СР113 разделена на четыре банка. Емкость каждого банка составляет 64, 128 или 256 Мбайт. Рассмотрим подробнее работу CP113 в части записи и считывания данных в общую память CMY. Шина доступа к общей памяти B:CMY передаѐт адреса и данные в CMY в режиме дуплекс с мультиплексированием (разделением) по времени (см. рис. 2.9) [76].

BCMY1

BCMY0

Рис. 2.9 – Запись и считывание данных из памяти CMY

126

Техника микропроцессорных систем в коммутации

виде отдельного аппаратного модуля, который на стативе монтируется в фиксированной позиции.

К модулю (модулям) оперативной памяти CMYM

Рис. 2.10 – Функциональная схема модуля CMYC

В состав CMYC входят различные функциональные блоки. Блок схемы ввода/вывода по сети данных при доступе к общей памяти CMYDIO реализован в виде заказной микросхемы, именуемой также специальной интегральной схемой, ориентированной на приложение ASIC. Эта схема реализует следующие функции:

прием из обеих шин B:CMY данных и адресов для записи в физическую оперативную память;

передача в B:CMY0 и B:CMY1 данных, считанных из физической оперативной памяти; проверка корректности адресов и данных с помощью кода исправления ошибок ЕСС.

128

Техника микропроцессорных систем в коммутации

При записи с помощью кода ECC существует возможность исправить однобитовые ошибки; при чтении данные корректируются непосредственно в памяти CMY с помощью модуля CMYM. Многобитовые ошибки обнаруживаются, но не исправляются. В случае обнаружения ошибки, процедура записи в память или чтения из памяти повторяется до двух раз, а после этого, при наличии ошибки, запускается программа диагностики и восстановления. Ограниченное количество повторов обусловлено необходимостью функционирования системы коммутации в реальном масштабе времени. Поддержка сети для передачи данных и поддержка передачи адресов, контроль ECC и управление выбором шин для записи/считывания данных также реализовано с помощью ASIC в целях обеспечения работы в реальном времени. Блок контроллера циклов при обращении к общей памяти CMYMFC генерирует все внутренние управляющие сигналы для CMY, которые необходимы для поддержки синхронности циклов записи/считывания. Блок контролера технического обслуживания позволяет выполнять анализ обнаруженных ошибок и выводить данные на панель технического обслуживания процессора СР113c. Итак, в процессе ввода/вывода перечисленное аппаратное обеспечение контроллера CMYC выполняет следующие функции:

организация сети для передачи данных и адресов;

контроль коррекции ошибок в адресах и данных;

управление выбором шин B:CMY.

Сеть для передачи данных и сеть для передачи адресов при обмене с общей памятью CMY распределена между модулями CMYC и модулем CMYM. Сеть для передачи данных и сеть для передачи адресов в составе модуля CMYC поддерживают следующие внутренние интерфейсы:

через интерфейсы к шинам B:CMY передаются адреса и данные для записи и данные для чтения;

через интерфейс к модулю CMYM передаются адреса и данные для записи в физическую область CMY или для чтения из физической памяти.

Модуль общей памяти CMYM является непосредственной физической средой для хранения данных и адресов. Модуль имеет

129

Техника микропроцессорных систем в коммутации

сложную конструкцию и включает:

сеть для передачи адресов, контроллер циклов, которые реализованы на одной микросхеме ASIC;

сеть для передачи данных CMYDIO, которая с помощью специализированной микросхемы ASIC реализует возможность обмена данными между модулями CMYC и банками физической памяти CMY.

Отличием конструкции модуля CMYM является наличие в его составе банков памяти; в составе CMYC банки памяти отсутствуют. Модуль CMYM имеет следующие встроенные функции по коррекции ошибок:

проверка при чтении данных из памяти с помощью ECC бит;

коррекция однобитовых ошибок при чтении данных и запись скорректированных данных обратно в физическую память;

генерация ECC бит для записываемых слов данных;

сравнение ECC бит, созданных контроллером общей памяти 0 и контроллером общей памяти 1, в целях мониторинга корректности обмена данными между модулями CMYC и CMYM.

Для организации работы с памятью в процессоре CP113c также важна система прерываний, которая подробно будет рассматриваться в подразделе 3.2.3.

2.4Архитектура, способы связи и комплексирование управляющего комплекса АТСЭ Alcatel 1000S12

Концепцию цифрового узла коммутации с полностью распределенным управлением первоначально разработал концерн ITT, США. Эта концепция был использована в установленной в США в 1978 году системе коммутации под кодовым обозначением «System 1240» (ITT 1240). В 1985 году модифицированная система получила название Alcatel 1000 S12 и далее развивалась и совершенствовалась концерном Alcatel (Германия–Франция–Бельгия). Конструктивно узел коммутации Alcatel 1000 S12 [8] состоит из ряда аппаратных модулей, в устройства управления которых загружены программные модули системы управления, обеспечивающие реализацию требуе-

130