Примеры. Переменные на входах a,b,c и т.Д., z – выход.

1. Cхема инвертора, НЕ-А. A,Z. N(SP A-Z) = 1

N(IP A-Z) = 0

OTF(A-Z) = 1.

2. Cхема 2И-НЕ. A,B,Z

N(SP A-Z) = 1

N(IP A-Z) = 1

OTF(A-Z) = 0.5, OTF(B-Z) = 0.5 (cимметрия схемы).

3. Cхема ИЛИ-НЕ - аналогично предыдущей схеме, OTF(A-Z) = OTF(B-Z) = 0.5.

4. Cхема «исключающего ИЛИ»или «неэквивалентность». A,B,Z. ().

N(SP:A-Z) = 2 OTF(A-Z) = 1,

N(IP:A-Z) = 0 OTF(B-Z) = 1 (симмертия) .

Вычисление OTF для схем с памятью или с обратными связями требует перечисления всех возможных вариантов входных наборов и их анализа. Могут существовать неустойчивые состояния ( в рассмотренном примере JKT- триггера 8 из 32 начальных состояний соответствует заданным состояниям входов CL = 0, Q = 1).

Результаты вычислений OTF методом прямого перебора сочетаний входных переменных приведены в табличке:

Активизиро-ванные входы	Число активизированных путей к выходу Q	Число неактивизиров. путей к выходу Q	OTF
J	4	20	0.167
K	4	20	0.167
T	8	16	0.333
CLR	10	14	0.417

Cуммарное число активизированных и неактивизированных состояний триггера равно числу устойчивых состояний (32-8 = 24).

Наблюдаемость входа.

A B C

V1 V2

OY(A-A) – наблюдаемость узла А в узле А = 1 (по определению);

OY(A-B) – -“ -“ -“ узла А в узле В,

OY(B-C) – В в С,

OY(A-C) – А в С .

OY(A-C) = OY(A-A) OY(A-B) OY(B-C) – свойство мультипликативности.

В общем виде:

OY(J-Q) = OY(J-J) OTF(J-Q) CY(cp.),

[(CY: i асинхр.активизир-щих входов)+ {(СY: такт. входов) (СY: j синхр. aктивизир-х входов)}].

Так как наблюдаемость мультипликативна, ее не нужно вычислять для каждого узла.

Для предыдущего примера имеем:

OY(A-C) = OY(A-A) OY(A-B) OY(B-C),

что эквивалентно математически

OY(A-C) = OY(C-C) OY(B-C) OY(A-B),

Так как OY(A-A0 = OY(C-C) = 1.

Ветвление выхода.

В устройстве с ветвлениями можно наблюдать искомые состояния на первичных выходах. Рассмотрим пример:

V1 Пвых 1

Х

V2 Пвых 2

В этой схеме состояние узла Х можно наблюдать на выходах 1 и 2. При активизации одного из возможных путей, состояние любого узла можно наблюдать на первичных выходах, что можно рассчитывать при помощи следующего выражения:

OY (составная ) = 1 - [1 – OY(каждого Пвых )]

Для нашего примера

OY(X – (Пвых1, Пвых2 )) = 1 – [1 – OY(X – Пвых1)]  [1 – OY(X – Пвых2)].

Сходящиеся ветвления.

Путь 1 1 А 2 В путь 1 1

Х

Х 4 Пвых 3

2

3 С путь 2 Пвых

путь 2

Для путей неравной длины нужно выбрать значение OY(X - Пвых), соответствующее кратчайшему путь от Х к Пвых (путь 2 для левого рисунка). Остальные пути блокируются, чтобы информация не сходилась.

Для путей равной длины вычисляется OY(X - Пвых), для обоих путей выбирается путь с наибольшим значением наблюдаемости, другие пути блокируются.

Схемы с цепями обратных связей.

Методика вычислений OY – как в схемах с ветвлениями неравной длины.

1 В 2 С 3 Пвых

А

Последовательность вычислений:

1. OY(C - Пвых),

2. OY(B - Пвых),

3. OY(A - Пвых).

Здесь предполагается, что другой вход устройства 1 является управляемым.

Будет лучше, если в цепи обратной связи (ОС) есть устройства, которые увеличивают возможность блокирования распространения информации о неисправности по цепи обратной связи.

Вычисление тестопригодности.

TY(узла) = CY(узла)  OY(узла)

TY(схемы) = (TY(узлов))/(число узлов)

Процедура вычислений TY.

1. Подготовить и проверить схемные соединения.

2. Вычислить управляемость CY узлов от Пвх через схему. Составить библиотеку значений CTF.

3. Вычислить наблюдаемость OY узлов от Пвх до Пвых. Составить библиотеку значений OTF.

4. Вычислить узловые TY.

5. Вычисление средних значений и интерпретация результатов.

Количественная оценка проектируемых схем.

Численные значения тестопригодности TY помогают сравнительному анализу тестопригодности узлов схемы. Приоритетны значения управляемости CY, затем – наблюдаемости OY.

Величину CY можно увеличить введением дополнительных непосредственно управляемых входов.

Величину OY можно повысить, если улучшить доступ к данной части схемы введением дополнительных контрольных точек.

Рекомендуется вводить соединения, позволяющие контролировать обратную связь, улучшить доступ ко входам или выходам внутренних элементов памяти. Перечисленные выше рекомендации можно проиллюстрировать при помощи следующего примера.

Преобразование структурной схемы для увеличения тестопригодности.

Рассматриваем структурную схему счетчика-делителя на 10.

3 3 3 3

x 4 15 x 4 x 4 x 4

C lk 15 15 15 DIV 10

x 1 U1 1 U2 1 U3 1 U4

16 16 16 16

2 2 2 2

V _CC

1

12 U5 2

13

Данная схема асинхронного счетчика-делителя на 10 постороена на микросхемах SN7476 (блоки U1 – U4) и логической схеме SN7410 (U5).

Расчеты показателей тестопригодности дали следующие результаты:

При этом минимальные и максимальные значения соответствующих параметров были получены в следующих узлах:

CY_max (V_cc) = 1, CY_min(U5.12) = 0.607,

OY_max(DIV10) = 1, OY_min(CLK) = 0.432,

TY_min(U5.12) = 0.36 .

Худшие показатели тестопнригодности связаны с цепью обратной связи, улучшить схему можно, реализуя следующие рекомендации:

1. Ввести соединения, позволяющие оборвать (управлять, наблюдать) любую обратную связь;

2. Улучшить доступ к входам или выходам внутренних элементов памяти;

Воспользуемся этими рекомендациями и модифицируем схему, для чего необходимы свободные контактные площадки:

Модифицированная схема :

U20

3 3 3 3

x 4 15 x 4 x 4 x 4

C lk 15 15 15 DIV 10

x 1 U1 1 U2 1 U3 1 U4

16 16 16 16

2 2 2 2

V _CC

A

1

B 12 U5 2

13

Теперь значения соответствующих параметров тестопригодности улучшились:

Генерация тестов.

Возможны два способа проведения тестирования: вручную или автоматически, при помощи ЭВМ.

а) при генерации тестов вручную можно

• Начать с узла с минимальным значением CY;

• Начать с узла с минимальным значением OY;

• Начать с узла с максимальными значениями CY и OY.

Первые два варианта дадут тест, который автоматически покроет более простые неисправности. Последний вариант – самый простой, зато резкльтат будет получен сразу и возникает моральная поддержка при дальнейшем усложнении задачи.

б) при генерации тестов автоматически используются алгоритмы, в основе которых лежат D- алгоритм, алгоритм «активизированного пути» и т.п. программу генерации тестов можно улучшить на базе знаний параметров тестопригодности схемы либо модифицируя соответствующую программу с использованием изложенной выше компьютеризованной методики анализа тестопригодности (программа CAMELOT).

Реальная мера тестопригодности TY – это затраты на генерацию множества тестов для данной схемы. Рекомендации любой системы оценки тестопригодности позволяют улучшить структурную схему разрабатываемого устройства. Одновременно оцениваются аппаратные затраты при модификациях и стоимость создания дополнительных первичных входов и выходов (Пвх и Пвых), потери быстродействия при введении дополнительных шин и т.д. Результатом оптимизации экономических и функциональных факторов является разработка схемы, наиболее выгодной в проектировании и в эксплуатации.