Линии заявок и подтверждений пдп.

сигналы шины ISA.

Линии запроса прерывания.

сигналы шины ISA.

Линии управления.

- (Memory-IO - цикл памяти или в/в)

HL - память.

LL - IO.

. Используется задатчиком для указания типа текущего цикла: высокий уровень соответствует работе с памятью, низкий - циклу чтения. По особенностям выработки задатчиком и приема исполнителем аналогичен сигналам LA2..LA31.

- (Write/Read - цикл записи. чтения)

HL - запись.

LL - чтение.

. высокий уровень соответствует циклу записи, низкий - циклу чтения. По особенностям выработке задатчиком и приема исполнителем аналогичен сигналам LA2...LA31.

(Start - начало цикла) и (CoManD strob - строб окончания команды, цикла) - сигналы управления временными параметрами цикла.

. Вырабатывается в качестве синхросигнала в начале цикла шины, после установки действительных значений LA2..LA31 и . сбрасывается восходящим фронтом BCLK через один период BCLK.

. Вместе с другими синхросигналом используется для организации быстрых (“сжатых”) циклов передачи данны. Низкий уровень сигналавырабатывается во время всех циклов EISA на восходящем фронте BCLK одновременно со сбросом; сохраняется до конца цикла шины. Сигналдополняет сигнал BCLK, что эквивалентно повышению его частоты в два раза. Длительность “сжатой” передачи составляет 1.5 цикла шины, т.е. на 50% быстрее, чем стандартные циклы ISA.

Сигнал передается системной платой , когда импульсзаканчивается и действует .............

EXRDY. Вырабатывается исполнителем при готовности завершить цикл обмена. Проверяется задающим устройством на первом падающем фронте BCLK после установки сигнала , а в случае отсутствия EXRDY - на каждом последующем. Отсутствие EXRDY вынуждает задатчика обрабатывать состояния ожидания; длительность каждого WS составляет период BCLK. После приема EXRDY задатчик удерживает сигналне менее полпериода BCLK.

Линии разрядности ведомой платы.

A07 Extended 16 (16-разрядный исполнитель EISA).

A04 Extended 32 (32-разрядный исполнитель EISA).

. Вырабатывается в начале цикла исполнителем , поддерживающим 32-разрядные передачи. Проверяется задающим устройством MD (Master device) на восходящим фронте BCLK при одновременном сбросе . Возможны три варианта поведения 32-разрядного MD и адресуемого исполнителя S (Slave):

1. MD принимает сигнал , что означает соответствие ширины шины данных MD и S и возможность завершения обмена между ними в текущем цикле;

2. MD принимает сигнал , что вынуждает его организовывать дополнительный цикл обмена для передачи 16-разрядному S старшего слова по линиям данных D0...D15;

3. Отсутствие сигналов иклассифицируется MD как взаимодействие с 8-разрядным S и необходимость организации трех дополнительных циклов обмена для передачи трех старших бай тов 32-разрядного двойного слова по линиям данных D0...D7 шины EISA.

Во втором и третьем случаях сигнал вырабатывается задатчиком для сообщения исполнителю о завершении обмена - в течении половины длительности BCLK от падающего фронта BCLK до нарастающего фронта последнего.

. Вырабатывается в начале цикла исполнителем, поддерживающим 16-разрядные передачи. В остальном аналогичен сигналу .

- сигнал блокировки шины.

. Низкий уровень сигнала устанавливается задатчиком при выполнении блокированных циклов шины и гарантирует исключительный доступ к памяти или устройству в/в. Возможность блокировки EISA-шины является необходимым условием реализации многопроцессорных конфигураций и обеспечивает проведение неделимых циклов опроса многовходовых системных ресурсов и, если они свободны, цикла их занятости текущим задатчиком EISA-шины.

Сигнал формируется ведущей платой для организации монопольного доступа к ресурсам памяти или устройству в/в. Сигнал позволяет выполнять .......