1.4 Периферийное сканирование цифровых устройств.

Одной из проблем, которая возникает при разработке сложных цифровых устройств, в частности на ПЛИС, является проверка их работоспособности. Реально это можно сделать, установив ПЛИС на плату, где расположены другие узлы и проверив функционирование устройства в целом. При этом в качестве тестирующих должны использоваться сигналы подаваемые на соответствующие все входы ПЛИС.

Технически реализовать данную процедуру достаточно сложно, так как входы могут быть связаны с выходами других микросхем и, кроме того, не ко всем контактам имеется свободный доступ. Для решения задачи тестирования больших интегральных схем без физического доступа к каждому их выводу разработана совокупность средств и процедур периферийного сканирования BST (Boundary Scan Testing) по интерфейсу JTAG (Joint Test Action Group). Такое тестирование возможно только для микросхем, внутри которых имеется набор специальных ячеек периферийного сканирования BSC (Boundary Scan Cells) и схем управления их работой (рис. 1.26).

Ячейки размещаются между каждым сигнальным внешним выводом микросхемы и контактной площадкой кристалла, связанной со входами и выходами проверяемого устройства. Для обслуживания обычных выходных каскадов потребуется одна ячейка, для каскада с тремя состояниями две, а в случае двунаправленного выхода - три. Во втором и третьем случаях это объясняется необходимостью передавать на выходные каскады соответствующие сигналы управления, кроме того, двунаправленный выход должен быть связан с каким-либо входным контактом кристалла.

Ячейки сканирования могут работать в различных режимах. В рабочем (рис. 1.27) они пропускают входные сигналы к контактным площадкам кристалла, а выходные к выводам микросхемы. При этом функционирование устройства происходит обычным образом.

В режиме тестирования выделяется несколько этапов. На первом (рис. 1.28) прохождение сигналов от внешних выводов прекращается и набор BSC ячеек коммутируется в структуру, представляющую собой регистр сдвига, в который последовательно загружаются требуемые данные и сигналы управления состоянием выходов. При этом осуществляется ввод тестовых данных, команд и сигналов управления выходными каскадами.

На втором этапе тестирования (рис. 1.29) текущее содержимое ячеек регистра сдвига фиксируется, данные и команды поступают на узел цифровой обработки, а результаты записываются в ячейки периферийного сканирования связанные с контактными площадками выходов кристалла. На третьем этапе (рис. 1.30) результаты обработки в последовательном виде выводятся для анализа.

Структура ячеекBSC, связанных со входными контактами микросхемы представлена на рис. 1.31. В зависимости от сигнала "Режим" ячейка либо свободно пропускает сигнал со входа на выход, либо передает сигнал, зафиксированный в триггере Т2, совокупность которых образует параллельный регистр.

Врежиме ввода (на первом этапе тестирования) при соответствующем уровне сигналапервого мультиплексора, осуществляется передача на триггер Т1 сигнала от предыдущей ячейки. В этом случае первые триггера всех ячеек связываются в структуру, представляющую собой регистр сдвига. При другом значении сигналареализуется режим параллельной записи и фиксации в триггерах Т1.

По положительному фронту сигнала тактирования текущее содержимое ячеек параллельного регистра на триггерах Т1 переписывается и фиксируется в параллельном регистре образованном триггерами Т2. Далее оно может быть передано на входы ПЛИС. При такой организации ячейки сдвиги в регистре на первых триггерах не будут влиять на содержимое регистра на вторых. Аналогичным образом функционируютBSC ячейки, связанные с выходными контактами микросхемы.

Периферийное сканирование позволяет проверять работу самих микросхем, а также правильность монтажных межсоединений между ними на печатных платах. Последнее возможно при взаимодействии двух или нескольких микросхем, имеющих JTAG интерфейс. В ходе проверки тестирующая информация вводится в выходные BSC ячейки одной микросхемы, а затем фиксируется во входных ячейках другой микросхемы, связанной с нею. Далее по цепочке выходных ячеек она выводится и анализируется. При исправности межсоединений выходные данные будут идентичны входным.

Контрольные вопросы.

1. Какой из способов реализации логических функций обеспечивает минимальную аппаратную избыточность?

2. Какова должна быть емкость накопителя запоминающего устройства для реализации функций от шести логических переменных?

3. В чем отличие между ПЛМ и ПМЛ?

4. Сколько ключей содержит узел переключающего блока?

5. Что представляет собой токопроводящая перемычка в ПЛИС с триггерной памятью конфигурации?

6. Какие устройства входят в состав специализированных аппаратных ядер?

7. Какие логические элементы входят в состав FPIC?

8. Что понимается под пользовательским количеством вентилей ПЛИС?

9. В каких режимах функционируют ячейки периферийного сканирования?

10. В каком виде вводятся данные и выводятся результаты при периферийном сканировании микросхем?