- •Глава 5. Язык описания аппаратуры Verilog hdl
- •5.1.Общие сведения
- •5.2. Операторы
- •5.3. Числа в Verilog.
- •5.3.1. Целые числа (Integers)
- •5.3.2. Неопределенное и высокоимпедансное состояния (X and z values)
- •5.5. Регистры (Registers)
- •5.6. Векторы (Vectors)
- •5.7. Массивы (Arrays)
- •5.8. Регистровые файлы (Memories)
- •5.9. Элементы с третьим состоянием (Tri-state)
- •5.10. Арифметические операторы (Arithmetic operators)
- •5.11. Логические операторы (Logical Operators)
- •5.12. Операторы отношения (Relational Operators)
- •5.13. Операторы эквивалентности (Equality )
- •5.14. Поразрядные Операторы (Bitwise Operators)
- •5.15. Операторы приведения (Reduction Operator)
- •5.16. Операторы сдвига (Shift Operator).
- •5.17. Конкатенация (объединение,Concatenation )
- •5.18. Повторение (Replication)
- •5.19. Системные директивы (System Tasks)
- •5.19.1. Директивы вывода результатов моделирования (Writing to Standard Output)
- •5.19.2. Контроль процесса моделирования (Monitoring a Simulation).
- •5.19.3. Окончание моделирования (Ending a simulation)
- •5.20. Проектирование комбинационных схем: пример проектирования мультиплексора 4 в 1.
- •5.20.1. Реализация на уровне логических вентилей (Gate Level Implementation)
- •5.20.2. Реализация мультиплексора с помощью логических операторов (Logic Statement Implementation)
- •5.20.3. Реализация с помощью оператора выбора (Case Statement Implementation)
- •5.20.4. Реализация с использованием условного оператора (Conditional Operator Implementation)
- •5.20.5. Тестовый модуль (The Stimulus Module)
- •5.21. Модули проекта (Design Blocks Modules)
- •5.21.1. Тестирование
- •5.22. Порты (Ports)
- •5.23. Правила соединения (Connection Rules)
- •5.24.2. Конструкция always (Always Block)
- •5.25. Пример проектирования последовательностного устройства: двоичный счетчик
- •5.25.1. Поведенческая модель счетчика(Behavioural Model)
- •5.26. Временной контроль (Timing Control)
- •5.26.1. Задержки (Delay)
- •5.26.2. Событийный контроль (Event-Based control)
- •5.27. Защелкивание (Triggers)
- •5.30.2. Оператор выбора (case statement)
- •5.30.3. Оператор ветвления (conditional operator)
- •5.31. Циклы (Looping Constructs)
- •5.31.1. Цикл While (While Loop )
- •5.31.2. Цикл For (For Loop)
- •5.31.3. Цикл Repeat (Repeat Loop)
- •5.31.4. Вечный цикл (Forever Loop)
- •5.32.Файлы в Verilog
- •5.32.1. Открытие файла (Opening a file)
- •5.32.2. Запись в файл (Writing to a file)
- •5.32.3. Закрытие файла (Closing a file)
- •5.32.4. Инициализация регистровых файлов (памяти) (Initialising Memories )
- •5.33. Задание векторов входных сигналов для моделирования (Verilog Input Vectors)
- •5.34. Список операторов Verilog
- •5.35. Приоритет операторов
- •5.36. Ключевые слова (Keywords )
- •5.37. Директивы компилятора
- •5.38. Типы цепей (Net Types)
5.5. Регистры (Registers)
Для обозначения регистров используются следующие ключевые слова reg. Величина по умолчанию: х. Разрядность по умолчанию: 1 бит
Основное различие между цепями (nets) и регистрами (registers) состоит в том, что значение регистра должно быть назначено явно. Эта величина сохраняется до тех пор, пока не сделано новое назначение. Рассмотрим использование этого свойство на примере триггера с разрешением (защелки, E-type flip flop)
module E_ff(q, data, enable, reset, clock);
output q;
input data, enable, reset, clock;
reg q;
always @(posedge clock)
if (reset == 0)
q = 1'b0;
else if (enable==1)
q = data;
endmodule
Регистр q хранит записанную в него величину до тех пор, пока не произойдет нового назначения сигнала.
Для того, чтобы провести моделирование этого примера, напишем модуль верхнего уровня (higher level module), который формирует тестовый сигнал и позволяет провести наблюдение за выходами триггера. В этом случае сигнал q является цепью, драйвером (источником) которой служит модуль E_ff .
module stimulus;
reg data, enable, clock, reset;
wire q;
initial begin
clock = 1'b0;
forever #5 clock = ~clock;
end
E_ff eff0(q, data, enable, reset, clock);
initial begin
reset = 1'b0;
#10 reset = 1'b1;
data = 1'b1;
#20 enable = 1;
#10 data = 1'b0;
#10 data = 1'b1;
#10 enable = 0;
#10 data = 1'b0;
#10 data = 1'b1;
#10 enable = 1;
#10 reset = 1'b0;
#30 $finish;
end
initial
$monitor($time, " q = %d", q);
endmodule
5.6. Векторы (Vectors)
Как цепи, так и регистры могут иметь произвольную разрядность, если их объявлять как векторы. Ниже приведены примеры объявлений векторов
reg [3:0] output; // выход 4-разрядного регистра
wire [31:0] data; // 32 битная цепь
reg [7:0] a;
data[3:0] = output; // частичное назначение
output = 4'b0101; // Назначение на целый регистр
Важным является порядок назначения элементов в векторе. Первый элемент регистра является наиболее значимым (most significant)
reg [3:0] a; // а3 – старший бит
reg [0:3] b; // b0- старший бит.
5.7. Массивы (Arrays)
Регистры (Registers), целые числа (integers) и временные (time) типы данных можно объявлять как массивы, как это показано в нижеследующем примере:
Объявление
<data_type_spec> {size} <variable_name> {array_size}
Использование
<variable_name> {array_reference} {bit_reference}
reg data [7:0]; // 8 1-разрядных элементов
integer [3:0] out [31:0]; // 32 4-битных элемента
data[5]; // 5 8 битных элементов
5.8. Регистровые файлы (Memories)
Регистровый файл (Memories) представляет собой массив регистров (array of registers). Ниже представлен синтаксис объявления регистрового файла.
reg [15:0] mem16_1024 [1023:0]; // регистровый файл 1K Х 16
mem16_1024[489]; // 489 элемент файла mem16_1024
Желательно для обозначения регистровых файлов использовать информативные имена, например mem16_1024 чтобы избежать путаницы.