Добавил:
ivanov666
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз:
Предмет:
Файл:Цифровые системы передачи. Учебное пособие для СПО
.pdf
81
контейнеров. Поскольку число байтов ячейки не всегда кратно числу байтов
контейнера, ячейки могут выходить за пределы контейнеров. Предварительно
поток ячеек скремблируется. Стандартизовано размещение ячеек в контейнерах
VC-4 и их сцепках. Рассматривается специальное использование для этой цели
контейнеров VC-2 и их сцепок.
Загрузка VC-4 в STM-1 в общем случае требует корректирования фаз и
скоростей передачи, т. к. STM-1 жестко синхронизируется с циклом секции
данной линии, а VC-4 может поступать с другого участка сети и иметь другую
тактовую частоту и дополнительные колебания фазы. Необходимость корректирования показана пунктиром. Она выполняется определенным в Рек G.709
механизмом указателя. Благодаря этому механизму VC-4 получает возможность "плавать" внутри STM-1, причем начало его цикла определяется по значению указателя. Добавлением этого указателя к VC-4 образуется административный блок AU-4 (в данном случае совпадает с группой административных
блоков AUG). Аналогичные операции с указателями предусмотрены на уровнях
TU-3, а также TU-1/2.
STM-N образуется побайтным объединением N административных бло-
ков с добавлением секционного заголовка, содержащего 9N столбцов: STM-N =
NAUG + SOH. Это операция мультиплексирования. Каждая AUG занимает
фиксированное положение в цикле STM-N. Число объединенных AUG отмечается в RSOH. Мультиплексирование показано жирными линиями, возле которых указано количество объединяемых блоков и субблоков.
Поскольку рассматриваемая схема допускает неоднозначность построения STM-N, в Рек.G.708 установлены следующие правила сетевых соединений:
- при соединениях AUG, одна из которых составлена на основе AU-4, а
другая -на основе AU-3, предпочтение отдается первой группе. AUG, основанная на AU-3, должна демультиплексироваться до уровня VC-3 или TUG-2 (в зависимости от вида нагрузки) и вновь собираться в AUG по пути TUG-3/VC-
4/AU-4;
- при соединениях VC-11, для транспортирования которых можно ис-
пользовать как TU-11, так и TU-12, предпочтение отдается TU-11.
Из рисунка 2.10 видно, что помимо формирования трактов нижнего ранга
(С-11 – VС-11 – TU-11; С-12 – VС-12 – TU-12; С-2 – VС-2 – TU-2), верхнего
ранга (С-3 – VС-3 – TU-3; С-4 – VС-4 – АU-4) в оконечном мультиплексоре используются группы трибутарных блоков TUG-2 и TUG-3. Эти блоки представляют собой синхронные мультиплексоры с коэффициентом мультиплексирования, указанным возле стрелок и используются при загрузке синхронных
транспортных модулей цифровыми потоками 1,5; 2; 6; 34 и 45 Мбит/с.
В блоках STM-N и STM-RR производится формирование заголовков ре-
генерационной RSOH и мультиплексной MSOH секций.
82
Из схемы оконечного мультиплексора (рисунок 2.10). можно определить
полезную нагрузку при загрузке, например, STM-1 различными потоками плезиохронных цифровых иерархий. Так, при загрузке STM-1 цифровыми потоками 2 Мбит/с в нем можно разместить 373 = 63 таких потока, при этом мо-
жет быть передано 3063 = 1890 основных цифровых каналов по 64 кбит/с.
При загрузке цифровыми потоками 34 Мбит/с в STM-1 можно разместить
3·таких потока, при этом может быть передано 4803 = 1440 основных цифровых каналов по 64 кбит/с. При загрузке цифровыми потоками 140 Мбит/с в
STM-1 можно разместить 1·такой поток, при этом может быть передано 1920
основных цифровых каналов по 64 кбит/с.
При загрузке цифровыми потоками 2 Мбит/с в STM-RR можно разместить 37 = 21 таких потока, при этом может быть передано 3021 = 630 основных цифровых каналов по 64 кбит/с. При загрузке цифровыми потоками 34
Мбит/с в STM-RR можно разместить 1 такой поток, при этом может быть передано 480 основных цифровых каналов по 64 кбит/с.
Далее более подробно рассмотрим загрузку синхронных транспортных
модулей различными потоками плезиохронных цифровых иерархий.
2.3.3. Загрузка STM-1 потоками 2,048 Мбит/с
Подробная схема загрузка STM-1 потоками 2 Мбит/с (Е1) представлена
на рисунке 2.11.
Контейнер C-12. Итак, на вход оконечного мультиплексора поступают 63
цифровых потока по 2,048 Мбит/с (рисунок 2.11). Каждый из этих потоков содержит в цикле Т
ц
= 125 мкс 32 байта (265 бит). Относительная нестабильность
тактовой частоты этих потоков составляет f/fT 50·10
-6
. Относительная не-
стабильность тактовой частоты контейнера С-12, являющегося структурой
СЦИ, составляет f/fT 10
-11
, поэтому при загрузке контейнера необходимо
произвести согласование скоростей. Для проведения согласования скоростей
(см. главу 1) необходимо иметь дополнительные служебные каналы, поэтому в
контейнере С-12 должно быть более 32 байт. На рисунке 2.12 представлена
сверхцикловая структура контейнера С-12.
C-12
C-12
VC-12
TUG-2
TUG-3
C-4
VC-4
VC-4
P
O
H
P
O
H
S
O
H
P
T
R
P
T
R
VC-12
TU-12
VC-4
AU-4
STM-1
2M
3
7
3
Рисунок 2.11 – Загрузка цифровых потоков 2,048 Мбит/с в STM-1
83
Сверхцикл состоит из четырех циклов Т
СЦ
= 4 ТЦ = 500 мкс, в каждом из
которых по 34 байта. Первый и тридцать четвертый байт образуют служебное
поле, а остальные 32 байта – информационное поле, в котором размещается загружаемый цифровой поток. 2,048 Мбит/с.
1 байт (служебное поле)
32 байта (информационное поле)
34 байт (служебное поле)
1 цикл
2,048
мбит/с
1 байт (служебное поле)
32 байта (информационное поле)
34 байт (служебное поле)
2 цикл
2,048
мбит/с
1 байт (служебное поле)
32 байта (информационное поле)
34 байт (служебное поле)
3 цикл
2,048
мбит/с
1 байт (служебное поле)
32 байта (информационное поле)
34 байт (служебное поле)
4 цикл
2,048
мбит/с
Рисунок 2.12 - Сверхцикловая структура контейнера С-12
84
На рисунке 2.13 представлено заполнение 1-го и 34-го служебных байт, с
помощью которых осуществляется согласование скоростей, в каждом из четырех циклов сверхцикла.
Процедура проведения согласования скоростей приведена на рисунке
2.14. Биты С1 и С2, которые получили название JCB (Justification Control Bit),
являются битами управления согласованием скоростей, с помощью которых на
приемную сторону (на дальний конец) сообщается о проведении согласования
скоростей в данном цикле.
Биты S1 и S2, которые получили название JOB (Justification Opportunity
Bit), являются битами согласования скоростей, с помощью которых осуществляется само согласование скоростей.
Необходимость проведения согласования скоростей определяется в
устройстве согласования скоростей УСС (рисунок 2.14), путем сравнения тактовых частот импульсов записи и считывания. При достижении расхождения
тактовых частот на тактовый интервал УСС проводит согласование скоростей
и формирует команду согласования скоростей.
R R R R R R R R 1 байт
R R R R R R R R 34 байт
1 цикл
C1
C2 O O O O R R
1 байт
R R R R R R R R 34 байт
2 цикл
C1
C2 O O O O R R
1 байт
R R R R R R R R 34 байт
3 цикл
C1
C2 R R R R R S1
1 байт
S2 I I I I I I I 2 байт
4 цикл
R R R R R R R R 34 байт
C1, C2 – биты управления согласованием скоростей
I – информационные биты;
O – биты заголовка;
R – биты фиксированного стаффинга FS;
S1, S2 – биты для проведения согласования скоростей
Рисунок 2.13 – Содержимое служебных байт контейнера С-12
85
Если F
T ИС инф. поля
- F
T ИЗ
> 0, то с учетом относительной нестабильности
этих тактовых частот расхождение в один тактовый интервал произойдет через
79 циклов. При этом требуется положительное согласование скоростей, т.е. появляется лишний импульс считывания и УСС осуществляет запрет очередного
импульса считывания S2 и формирует команду согласования скоростей – три
бита С1 во втором, третьем и четвертом циклах сверхцикла заполняются значениями С1С1С1 = 111 и через сумматор рис.2.14 поступают в цифровой поток
контейнера С-12.
Трехкратное повторение команды согласования скоростей позволяет на
приемной стороне исправить в ней одиночные ошибки и избежать размножения ошибок в этой ситуации. По сути такое повторение является избыточным
кодированием, при котором кодовое расстояние между комбинациями 000 и
111 d = 3, а кратность исправляемой ошибки t = (d – 1)/2 = 1.
Если F
T ИС инф. поля
- F
T ИЗ
< 0, то с учетом относительной нестабильности
этих тактовых частот расхождение в один тактовый интервал так же произойдет через 79 циклов. При этом требуется отрицательное согласование скоростей, т.е. появляется лишний информационный импульс входного потока 2,048
Мбит/с, который не успевает быть считанным импульсами считывания информационного поля контейнера С-12. В этом случае УСС осуществляет передачу
очередного информационного импульса входного потока 2,048 Мбит/с в служебном поле на месте бита S1 и формирует команду согласования скоростей –
три бита С2 во втором, третьем и четвертом циклах сверхцикла заполняются
значениями С2С2С2 = 111.
2М
F
T2М
ИЗ
ИС
ЗУ
УСС
С-12
ИС информаци-
онного поля
ИС
служебного поля
F
T ИС С-12
Рисунок 2.14 – Структурная схема загрузки потока 2,048
мбит/с в контейнер С-12
86
Рассмотренный вид битового согласования скоростей (битового стаффинга) называется плавающим согласованием скоростей. Плавающее согласование скоростей предусматривает не только компенсацию разницы в скоростях загружаемых цифровых потоков, но и ее вариацию. В этом случае полезная нагрузка в контейнере может гибко увеличиваться и уменьшаться, давая возможность загрузки в контейнер потока с вариацией скорости. Для
обеспечения плавающего выравнивания в нескольких частях контейнера
предусматриваются поля переменного стаффинга. Периодически повторяемые индикаторы стаффинга определяют, является ли бит в поле переменного
стаффинга информационным или битом выравнивания и подлежит уничтожению в процессе выгрузки.
Другим видом согласования скоростей является фиксированное согласо-
вание скоростей FS (Fixed Stuffing – фиксированный стаффинг), который
предусматривает добавление в состав контейнера дополнительных битов для
того, чтобы его размер соответствовал стандартному. В отличие от процесса плавающего выравнивания, где стаффинговые биты идентифицируются
индикаторами, в процессе фиксированного выравнивания индикаторы не
используются. Место расположения стаффингового поля определено структурой контейнера, в С-12 это биты R (рисунок 2.13), расположенные в его
служебном поле. После загрузки 63 цифровых потоков 2,048 Мбит/с в контейнеры С-12 и проведения плавающего и фиксированного выравнивания скоростей получаются синхронные цифровые потоки. Скорость цифрового потока
контейнера C-12 равна
12
34 8 8 0 0 0 3 4 6 4 0 0 0 2 1 7 6 /
C
B к б и т с
(2.3)
Виртуальный контейнер VC-12. После добавления к контейнеру С-12 заголовка тракта нижнего ранга LO-POH (Low Order – Path Over Head) получается виртуальный контейнер нижнего ранга VC-12 (рисунки 2.11, 2.15 и 2.16).
На выходе запоминающего устройства ЗУ в начале каждого цикла появляется пустой байт, который затем в сумматоре POH заполняется информацией трактового заголовка (рисунок 2.16) в сверхцикловой структуре (рисунок
2.15).
Итак, трактовый заголовок нижнего ранга LO-POH формируется за
сверхцикл, состоящий из 4 циклов, и имеет в своем составе байты V5, J2, N2 и
K4 рис.2.15. Трактовый заголовок маршрута РОН выполняет функции контроля параметров качества передачи контейнера. Он сопровождает контейнер по маршруту следования от точки формирования до точки расформирования. Структура и размер заголовка РОН определяются типом соответствующего контейнера.
87
V5 (байт служебного поля)
34 байта (информационное поле)
1 цикл
C-12
J2 (байт служебного поля)
34 байта (информационное поле)
2 цикл
C-12
N2 (байт служебного поля)
34 байта (информационное поле)
3 цикл
C-12
K4 (байт служебного поля)
34 байта (информационное поле)
4 цикл
C-12
Рисунок 2.15 – Сверхцикловая структура виртуального контейнера
VС-12
С-12
F
T С-12
ИЗ
ИС
ЗУ
POH
VС-12
F
T ИС VС-12
служебного и ин-
формационного
полей
Рисунок 2.16 – Структурная схема формирования виртуаль-
ного контейнера VС-12
VС-12
V5, J2, N2, K4
88
Рассмотрим функции байт заголовка тракта нижнего ранга. Структура
байта V5 представлена на рисунке 2.17.
Первые два бита байта V-5 используются для контроля ошибок в тракте
нижнего ранга по коду BIP-2 (Bit Interleaved Parity – паритет чередующихся
бит). Рассмотрим реализацию данного способа контроля ошибок. На передающей стороне (на ближнем конце) осуществляется генерация кода BIP-2. Для
этого берутся все 136 байт сверхцикла VС-12. В текущем n-ом сверхцикле суммируются по модулю два сначала все нечетные биты этих 136 байт и получается первая битовая сумма, а затем и все четные биты и получается вторая битовая сумма (рисунок 2.18 а). Битовая сумма будет равна 1, если количество единиц в ней нечетное и равна 0, если количество единиц в ней четное. Таким образом, вычисление битовых сумм по коду BIP-2 соответствует проверке этих
двух блоков бит на четность. Поэтому это код получил название кода контроля
четности VC-12. Полученные таким образом в текущем сверхцикле две битовые суммы записываются в биты 1 и 2 байта V5 следующего сверхцикла (рисунок 2.18 б).
На приемной стороне (на дальнем конце) осуществляется детектирование
кода BIP-2. Для этого, так же как и на передающем конце в текущем сверхцикле рассчитываются две битовые суммы, которые затем сравниваются с содержимым битов 1 и 2 байта V5 следующего сверхцикла. Сравнение производится
суммированием по модулю 2 попарно 1-го бита байта V5 и первой битовой
суммы и 2-го бита байта V5 и второй битовой суммы. Если содержимое битов 1
и 2 байта V5 следующего сверхцикла совпадает с двумя битовыми суммами,
полученными на приемной стороне, то фиксируется отсутствие ошибочных
блоков бит. Если же такого совпадения нет, то фиксируется наличие одного или
двух блоков ошибочных бит.
В третьем бите байта V5 передается с дальнего конца на ближний конец
сообщение об обнаруженных на дальнем конце ошибочных блоков бит по коду
BIP-2. Это сообщение получило название REI (Remote Error Indication – индикация ошибки на дальнем конце), оно также называется FEBE (Far End Block
Error – ошибка блока дальнего конца). В этом бите передается 1, если по коду
1 2 3 4 5 6 7
8
BIP-2
REI
RFI
L1
L2
L3
RDI
SL
Рисунок 2.17 – Структура байта V-5 заголовка тракта нижнего ранга
89
BIP-2 обнаружены один или два ошибочных блоков бит и передается 0, если по
коду BIP-2 не обнаружены ошибочные блоки бит.
Четвертый бит байта V5 используется для передачи с дальнего конца на
ближний конец сообщения об обнаруженной неисправности приемника на
дальнем конце. Это сообщение получило название RFI (Remote Fault Indication
– индикация неисправности на дальнем конце) (рисунок 2.18-1).
1 3 5
7
2 4 6 8 1 байт
2 4 6 8 2 байт
1 3 5
7
2
4
6
8
3 байт
1 3 5
7
2 4 6
8
136 байт
1
0
Битовые суммы
а)
n-сверхцикл
n+1-сверхцикл
1 2 Байт V5
1
0
б)
Рисунок 2.18 – Генерация кода BIP-2
90
Пятый, шестой и седьмой биты байта V5 используется в качестве указателя типа нагрузки VC-12. Это сообщение получило название SL (Signal Label–
тип нагрузки), виды которой приведены в таблице 2.1.
Таблица 2.1 – Классификация типов нагрузки VC-12
Биты байта
V5
Тип нагрузки
5 6 7
0 0 0
Контейнер не загружен
0 0 1
Контейнер загружен, нагрузка не специфицирована
0 1 0
Асинхронная загрузка
0 1 1
Бит-синхронная загрузка
1 0 0
Байт-синхронная загрузка
1 1 0
Тестовый сигнал по О.181
1 1 1
VC-AIS
В таблице 2.1 VC-AIS означает передачу сигнала аварийного состояния
тракта нижнего ранга (AIS – Alarm Indicator Signal).
Восьмой бит байта V5 используется для передачи с дальнего конца на
ближний конец сообщения об обнаруженном дефекте на дальнем конце. Это
сообщение получило название RDI (Remote Defect Indication – индикация дефекта на дальнем конце) и передается в следующих случаях: на дальнем конце
принят сигнал AIS; на дальнем конце обнаружена потеря сигнала LOS (Loss Off
Signal); на дальнем конце обнаружено несовпадение принятого в байте J2 и
местного идентификаторов тракта нижнего ранга TIM (Trace Identifier
Mismatch).
Байт J2 заголовка тракта нижнего ранга (рисунок 2.15) является идентификатором маршрута этого тракта и используется для повторяющейся передачи
метки пункта доступа данного виртуального контейнера. Идентификатор
маршрута представляет собой последовательность ASCII – символов в формате,
соответствующем ITU-T E.164, и используется для того, чтобы принимающий
терминал получал подтверждение о связи с определенным передатчиком.
Необходимость передачи идентификатора маршрута в синхронной цифровой иерархии вызвана тем, что в ней управление коммутаторами осуществляется вычислительными машинами и микропроцессорами. В вычислительных
Ближний
конец
Удаленный
конец
Тракт нижнего ранга (LOVC)
BIP-2 (V5, 1 и 2 биты)
RFI (V5, 4 бит)
Рисунок 2.18-1 – Использование бит 1, 2 и 4 байта V5
Соседние файлы в предмете [НЕСОРТИРОВАННОЕ]