Семейство Virtex-II

Основные характеристики семейства Virtex-II:

• Высокопроизводительные, большой емкости, программируемые пользователем логические интегральные схемы с архитектурой FPGA (Field Programmable Gate Arrays):

- логическая ёмкость от 40 тыс. до 8 млн. системных вентилей на кристалле

- внутренняя тактовая частота до 420 МГц

- скорость обмена данными более 840 Мб/с по одному контакту ввода-вывода

• Иерархическая система элементов памяти:

- до 1,5 Мб распределённой памяти на кристалл, реализуемой на базе 4-х входовых таблиц преобразования (4-LUT – Look-Up Table), конфигурируемых либо как 16-ти битовое ОЗУ, либо как 16-ти битовое двухпортовое ОЗУ, либо как 16-ти битовый сдвиговый регистр

- до 3 Мб встроенной памяти на кристалл, реализуемой на блоках двухпортовой ОЗУ по 18 Кбит

- интерфейсы к модулям внешней памяти:

• интерфейс к DDR-SDRAM

• интерфейс к FSRAM

• интерфейс к QDRTM–SRAM

• интерфейс к Sigma RAM

• Специализированные встроенные модули для реализации арифметических функций

- блоки умножителей 18x18 бит

- встроенная логика ускоренного переноса для реализации высокоскоростных арифметических операций.

• Гибкая архитектура с балансом быстродействия и плотности упаковки логики:

- до 93 184 регистров/защелок с разрешением тактирования и синхронным/асинхронным сбросом и установкой

- до 93 184 4-х входовых функциональных генераторов (4-LUT)

- каскадируемые цепочки для функций с большим количеством входов

- внутренние шины с тремя состояниями

• Быстродействующие встроенные цифровые модули управления синхронизацией (DCM):

- до 12 модулей

- точная подстройка фронтов тактирующих сигналов

- умножение, деление частоты

- сдвиг фазы с высоким разрешением

- защита от электромагнитных помех

- 16 мультиплексоров глобальных тактовых сигналов

• Технология межсоединений Active Interconnect

- сегментированная структура трассировки четвертого поколения

- прогнозируемые задержки, не зависящие от коэффициента разветвления по выходу

• Программируемые блоки ввода-вывода, поддерживающие большинство цифровых сигнальных стандартов

- до 1108 программируемых пользователем блоков ввода-вывода

- 19 однополюсных и 6 дифференциальных стандартов ввода-вывода

- программируемая нагрузочная способность по току (от 2 мА до 24 мА) на каждый вывод

• Программируемый импеданс для однополюсных стандартов в каждом блоке ввода-вывода

• Совместимость с шинами PCI-133 МГц, PCI-66 МГц и PCI-33 МГц

• Дифференциальная передача сигналов:

- поддержка передачи сигналов со скоростью 840 Мбит/сек по стандарту LVDS (Low-Voltage Differential Signaling)

- поддержка стандарта BLVDS (Bus LVDS)

- поддержка стандарта LDT (Lightning Data Trans-port)

- поддержка стандарта LVPECL (Low-Voltage Posi-tive Emitter-Coupled Logic)

- встроенные входные и выходные регистры с удвоенной скоростью передачи данных.

• Конфигурация кристалла хранится во внешнем ПЗУ, и загружается в кристалл после включения питания автоматически или принудительно

- неограниченное число циклов загрузки

- пять режимов загрузки

- шифрование конфигурационной последовательности по стандарту TRIPLE DES

- поддержка конфигурирования по стандарту IEEE1532

- возможность частичного реконфигурирования

• Поддержка команд периферийного сканирования, приведенных в спецификации стандарта IEEE 1149.1

• Проектирование осуществляется пакетами программного обеспечения ISE Foundation и ISE Alliance, работающими на ПК или рабочей станции. Микросхемы ёмкостью до 300 тыс. вентилей поддерживаются бесплатным пакетом ISE WebPack, доступным для загрузки по адресу: www.xilinx.com/sxpresso/webpack.htm

• КМОП-технология изготовления с проектными нормами 0,15 мкм с 8 слоями металлизации и быстродействующими транзисторами с длиной канала 0,12 мкм.

• Напряжение питания ядра кристалла 1.5 В, блоков ввода-вывода от 1.5 В до 3.3 В, в зависимости от запрограммированного сигнального стандарта.

• 100% фабричное тестирование

Наименование	XC2V80	XC2V250	XC2V500	XC2V1000	XC2V1500	XC2V2000	XC2V3000	XC2V4000	XC2V6000	XC2V8000
Системных вентилей	80K	250K	500K	1M	1.5M	2M	3M	4M	6M	8M
Матрица КЛБ	16x8	24x16	32x24	40x32	48x40	56x48	64x56	80x72	96x88	112x104
Логических ячеек	1 152	3 456	6 912	11 520	17 280	24 192	32 256	51 840	76 032	104 832
Регистры в КЛБ	1 024	3 072	6 144	10 240	15 360	21 504	28 672	46 080	67 584	93 184
Блочная память, KБит	144	432	576	720	864	1 008	1 728	2 160	2 592	3 024
Распределенная память, KБит	16	48	96	160	240	336	448	720	1 056	1 456
Умножители 18x18	8	24	32	40	48	56	96	120	144	168
Модули DCM	8	8	8	8	8	8	12	12	12	12
Тактовая частота DCM, min/max МГц	24/420	24/420	24/420	24/420	24/420	24/420	24/420	24/420	24/420	24/420
Градация по быстродействию, класс	-4,-5,-68	-4,-5,-6	-4,-5,-6	-4,-5,-6	-4,-5,-6	-4,-5,-6	-4,-5,-6	-4,-5,-6	-4,-5,-6	-4,-5,-6
Число пользовательских контактов, максимум (МЧПК)	120	200	264	432	528	624	720	912	1 104	1 108
CS144 (12мм x 12мм) МЧПК	92	92
BG575 (31mm x 31mm) МЧПК				328	392
BG728 (35mm x 35mm) МЧПК							516
FG256 (17мм x 17мм) МЧПК	120	172	172	172
FG456 (23мм x 23мм) МЧПК		200	264	324
FG676 (27мм x 27мм) МПЧК					392	456	484
FF896 (31mm x 31mm) МЧПК				432	528	624
FF1152 (35mm x 35mm) МЧПК							720	824	824	824
FF1517 (40mm x 40mm) МЧПК								912	1104	1108
BF957 (40mm x 40mm) МЧПК						624	684	684	684

Архитектура ПЛИС семейства Viitex-IIпредставляет собой регулярную структуру, основными элементами которой являются: блоки ввода/выводаIOB, конфигурируемые логические блокиCLB, секции блочной памятиBlockSelectRAM. блоки аппаратных умножителей, цифровые модули управления синхро­низациейDCMи трассировочные ресурсы. Архитектура кристаллов семействаVirtex-IIпредставлена на рисунке.

Рисунок 7

Архитектура кристаллов семейства Virtex-II

Программируемые блоки ввода/вывода IOBвыполняют функции комму­тации и буферизации сигналов, поступающих со входных контактов кристалла на входы конфигурируемых логических блоков и с выходовCLBна выходные контакты ПЛИС. Использование в блокахIOBвстроенных входных и выход­ных регистров с удвоенной скоростью передачи данных обеспечивает реализа­цию высокоскоростных режимов передачи информации в проектируемой системе.

Каждый конфигурируемый логический блок включает в себя четыре оди­наковые секции и два буфера с тремя состояниями. В состав каждой секции CLBвходят два функциональных генератора, реализованных в виде четырехвходовых таблиц преобразованияLUT, два запоминающих элемента, конфигу­рируемых какD-триггеры или триггеры-защелки, и логика ускоренного пере­носа и каскадирования .

Каждый блок памяти BlockSelectRAMпредставляет собой двухпортовое ОЗУ с информационной емкостью 18 Кбит, которое может конфигурироваться с различной организацией (разрядностью шины данных и шины адреса). Кас­кадное объединение блоковBlockSelectRAMпозволяет реализовать массивы оперативной памяти большого объема непосредственно на кристалле.

Цифровые модули управления синхронизацией DCMпозволяют наиболее эффективно организовать формирование сетки тактовых сигналов с требуемы­ми характеристиками, используя операции синтеза частот и сдвига фаз форми­руемых сигналов. В модуляхDCMприменяется дискретный механизм под­стройки фазы с шагом, составляющим 1/256 тактового периода. МодулиDCMвыполняют функции устранения временных перекосов при распространении сигналов синхронизации не только внутри кристалла, но и на печатной плате. Кроме того, каждыйDCMспособен управлять четырьмя глобальными такто­выми мультиплексорами, позволяющими выбирать один из двух входов син­хронизации и переключать их без создания импульсной помехи.

Новое поколение программируемых трассировочных ресурсов, основан­ных на технологии ActiveInterconnectTechnology, осуществляет коммутацию рассмотренных выше элементов архитектуры кристаллов. Трассировочные ресурсы образуют иерархическою структуру, основным элементом которой явля­ется главная трассировочная матрицаGRM. Все блоки ввода/вывода, конфигу­рируемые логические блоки, секции блочной памяти, аппаратные умножители и цифровые модули управления синхронизацией используют единую сеть внутренних соединений и единый доступ к глобальной трассировочной матрице.