Элементы систем автоматики

подать ша прямую шину Di, то в запоминающее устройство запишется символ 1.

Запоминающие элементы (ЗЭ) оперативного запоминающего устройства (ОЗУ) поразрядно собираются в запоминающую матрицу, принципиальная структура которой показана на рис. 46. В этой матрице шины выборки Швi всех запоминающих элементов построчно подключены к выходам дешифратора DС. Обращение к каждой из этих шин производится через адресную шину А дешифратора. Информационные шины Di запоминающих элементов матрицы группируются в строки, каждая из которых предназначена для конкретного разряда хранимой цифровой информации. Все строки запоминающей матрицы подключены поразрядно к усилителям записи/считывания. Управление процессом работы запоминающей матрицы осуществляется с помощью сигналов CS, R/W, активизация которых обеспечивает включение матрицы в соответствующем режиме работы. Так для записи в матрицу цифрового сигнала на ее вход CS подается сигнал высокого уровня, а на адресном ее дешифратора DС выставляется адрес ячейки (строки), в которую необходимо записать двоичное число. Поразрядная запись этого числа производится в момент подачи сигнала W с шины данных че- рез усилители записи. Аналогично подачей сигнала R (чтения) производится вывод на шину данных содержания той ячейки матрицы, адрес которой задается на входе А дешифратора.

Если дешифратор DС этой двумерной матрицы обозначить как DСõ и подключить несколько таких матриц сигналами CSi к выходам дешифратора DСó, то получим трехмерную запоминающую матрицу с расширенным ресурсом памяти и с обращением к ее ячейкам через адресные координаты Аõ, Àó.

Постоянные запоминающие устройства ПЗУ, или ROM (read only memory — память только для чтения) относятся к устройствам памяти микропроцессорных систем, которые используют только для считывания информации. Информация, записанная в ПЗУ, либо вообще не меняется в процессе работы микропроцессора, либо меняется редко. Постоянные запоминающие устройства имеют подобную с ОЗУ многоразрядную (матричную) структуру и выполняются на основе диодных или транзисторных элементов памяти. Структура таких устройств показана на рис. 47.

71

На рис. 47, а изображена структура постоянного запоминающего устройства, выполненного по масочной схеме. Такие ПЗУ относятся к устройствам разовой памяти, которые с помощью шаблона программируются один раз в заводских условиях. Информация таких устройств записывается построчно через шины Ш1, Ш2…ШN (ячейках памяти) путем подачи с одной из этих шин импульса положительного потенциала на диоды, соединяющие вертикальные линии считывания разрядов на шине данных. При наличии такого диода импульс высокого потенциала поступает в соответствующий разряд линии считывания, что соответствует записи единицы в конкретный разряд двоичного слова. При отсутствии такого диода в соответствующем разряде этого слова будет зафиксирован ноль.

Рис. 46. Структура матрицы запоминающих элементов оперативной памяти

Описанная технология хранения постоянной информации является мало эффективной, т. к. требует заводских условий записи информации и не позволяет ее оперативно обновлять.

На рис. 47, б изображена структура постоянного запоминающего устройства, выполненного по схеме PROM (Programmable

72

Рис. 47. Структура матрицы элементов постоянного запоминающего устройства

ROM). Такие ПЗУ также относятся к устройствам разового программирования, однако запись в них информации не требует заводских условий. Для ПЗУ этого типа необходим специальный программатор, с помощью которого вне заводских условий в разовом порядке записывается информация.

Для записи и хранения информации (программы) в этом ЗУ используют многоэмиттерные транзисторы, базы которых через дешифратор адреса подключены к столбцам (выходам) дешифратора запоминающей матрицы, в то время как эмиттерные входы (строки) отдельного транзистора составляют ячейки памяти, в которых записывается хранимая информации. Эмиттеры всех транзисторов ПЗУ подключены через плавкие перемычки к определенной эмиттерной строке, связанной через сопротивление нагрузки с отрицательным потенциалом. Эмиттерная перемычка, которая в незапрограммированной исходной матрице всегда находится в неразрушенном состоянии и может быть расплавлена (разрушена) импульсом тока предельной амплитуды и длительности. В процессе программирования матрицы на базу конкретного многоэммиттерного транзистора через дешифратор адреса подается сигнал высокого уровня, открывающего эту строку (ячейку памяти). Одновременно на шину данных подаются сигналы, соответствующие символам записываемой информации. Для нулевых символов этой информации в соответствующие разряды ячеек памяти (эмиттерные строки) подаются импульсы тока для плавления перемычек. Подобная операция в каждую эмиттерную строку (ячейку памяти) осуществляется через программатор.

ПЗУ типа ROM и PROM относятся к запоминающим устройствам разового программирования, т. к. не допускают стирания ста-

73

рой и перезаписи новой информации в такие ячейки. В настоящее время разработаны и применяются в микропроцессорных системах ПЗУ типа EPROM и Flash, в которых старая информация может стираться электрическими сигналами, после чего эти устройства вновь готовы для записи новой информации.

Стирание информации в ячейках памяти EPROM производится облучением всего ЧИПа ультрафиалетовыми или рентгеновскими лучами.

4.1.3.Программируемый параллельный интерфейс, параллельные порты микропроцессорных систем

Программируемый параллельный интерфейс (ППИ) служит для связи микропроцессора с дискретными или аналоговыми объектами управления, в качестве которых могут быть датчики аналогового или дискретного типа или исполнительные устройства объектов управления аналогичного типа. Этот структурный блок работает независимо от микропроцессора по собственной программе, представленной в виде управляющего слова. Структура связей ППИ с микропроцессором и внешними устройствами представлена на рис. 48.

Программируемый параллельный интерфейс связан с микропроцессором по шине адреса ША через входы А0, À1, а по шине данных ШД через входы D0…D7, по шине управления ШУ через входы Чт, Зап, Сб. Вход В/К используется для включения этой микросхемы (ЧИПа) в работу через сигнал дешифратора внешних устройств. Связь параллельного интерфейса с внешними устройствами производится через порты дискретного ввода-вывода, которые группируются побайтно (по восемь вводов-выводов в одном порте). Для ввода сигналов с аналоговых датчиков в эти порты встраиваются ана- лого-цифровые преобразователи АЦП, а для вывода сигналов к аналоговым, исполнительным устройствам в такие порты встраиваются цифроаналоговые преобразователи ЦАП.

Внутренняя структура программируемого параллельного интерфейса показана на рис. 49. Все структурные элементы этого интерфейса связаны внутренней шиной, к которой с одной стороны примыкают буфер шины данных, устройство управления и регистр управления, а с другой стороны буферы портов. Буфер шины данных предназначен для промежуточного хранения цифровых сигналов перед их переда- чей в шину данных или во внутреннюю шину ППИ. В качестве этих

74

Рис. 48. Структура связей ППИ с микропроцессором и внешними устройствами

сигналов могут быть команды управления для самого ППИ или цифровые сигналы, предназначенные для передачи внешним устройствам, или сигналы, снимаемые с внешних устройств.

В регистре управления хранится управляющее слово, которое является программой для управления работой ППИ. Исполнение этой программы производится устройством управления с учетом команд поступающих от микропроцессора через шину управления. Буферы портов служат для непосредственного подключения к ним периферийных устройств в виде датчиков или приводов исполнительных устройств.

Обращение микропроцессора к внутренним структурным блокам ППИ производится через комбинацию адресных входов А0 è À1. Структура этой комбинации представлена в таблице 10:

Порты параллельного интерфейса могут работать независимо как на ввод, так и на вывод информации. При работе конкретного порта на вывод цифрового сигнала этот сигнал направляется микропроцессором по команде «запись» через шину данных в буфер данных ППИ, из которого в соответствии с комбинацией адресных входов этот сигнал направляется в соответствующий порт. Если этот порт содержит ЦАП,

75

Рис. 49. Внутренняя структура программируемого параллельного интерфейса

Работа конкретного порта при вводе сигнала происходит следующим образом. По команде «чтение», которая поступает от микропроцессора по шине управления, сигнал аналогового (или дискретного) датчика кратковременно поступает через АЦП (или минуя его) в буфер порта, откуда по внутренней шине он передается в буфер данных, а затем по шине данных — в микропроцессор. После этого буфер порта обнуляется в ожидании приема нового сигнала по команде «чтение». Сигналы дискретных датчиков подключа-

76

ются к конкретному разряду (каналу) буфера порта без АЦП и вводятся аналогичным способом.

4.1.4. Программируемый таймер

Программируемый таймер (ПТ) в микропроцессорных системах применяется для управления объектами в функции времени. Как правило, программируемые таймеры применяются для обработки импульсных сигналов.

Все структурные элементы этого устройства также работают независимо от микропроцессора по собственной программе, представленной в виде управляющего слова.

Программируемый таймер связан с микропроцессором аналогично программируемому параллельному интерфейсу, т. е. через шину адреса ША с входами А0, À1, шину данных ШД со входами D0…D и шину управления ШУ со входами Чт, Зап, Сб. Вход В/К используется для включения в работу микросхемы (ЧИПа) этого устройства через сигнал дешифратора внешних устройств. Связь программируемого таймера с объектами управления производится че- рез выходы двоичных счетчиков, структурно встроенных в него. Структура связей ПТ показана на рис. 50.

Основу программируемого таймера составляют двоично-деся- тичные вычитающие счетчики, исходный числовой параметр в которые заносится изначально при установке значения временной задержки по каждому счетчику. Этот параметр уменьшается на единицу за каждый тактовый импульс, подаваемый независимо в каждый счетчик. Таймер оснащается несколькими счетчиками, которые работают независимо друг от друга по собственным программам, представленным в виде отдельных управляющих слов.

Обращение микропроцессора к внутренним, структурным бло-

77

Рис. 50. Структура связей ПТ с микропроцессором и объектами управления

ны примыкают буфер шины данных, устройство управления и регистр управления таймером, а с другой стороны — двоично-деся- тичные вычитающие счетчики. Внутренняя структура программируемого таймера представлена на рис. 51.

Буфер шины данных предназначен для промежуточного хранения цифровых сигналов перед их передачей в шину данных микропроцессора или во внутреннюю шину ПТ. В качестве этих сигналов могут быть управляющие слова (программы) для каждого из счет- чиков ПТ или сигналы исходного или текущего состояния этих счетчиков. Работа всех структурных блоков программируемого таймера происходит под управлением устройства управления.

В регистре управления хранятся управляющие слова (программы) для каждого счетчика. Исполнение этих программ производится устройством управления с учетом команд, поступающих от микропроцессора через шину управления.

Каждый из счетчиков программируемого таймера имеет один выход и два входа. На один из этих входов подаются тактовые

78

Рис. 51. Внутренняя структура программируемого таймера ПТ

импульсы, которые за каждый такт уменьшают содержание счетчи- ка на единицу (для некоторых типов таймеров тактовый импульс единично увеличивает числовое содержание счетчика). На другой вход счетчика подается импульс разрешения счета, который является командой разрешения на работу конкретного счетчика.

Выход каждого из счетчиков связан с объектом управления. Выходной сигнал счетчика может принимать состояние нуля или единицы в зависимости от его числового состояния и режима работы.

4.1.5.Программируемый последовательный интерфейс, последовательные порты микропроцессорных систем

Обмен информацией в параллельном коде через параллельные порты (интерфейсы) может быть успешно применен только внутри микропроцессорной системы или при передаче цифровых сигналов на короткие расстояния. Обмен информацией между микропроцессорными системами по этому принципу требует большого количе- ства проводов, т. к. по этому принципу каждый разряд цифрового

79

сигнала должен передаваться по отдельному проводу. Кроме того, этот способ передачи требует дополнительных проводов для сигналов согласования скорости приема и передачи цифровой информации. Проблема обмена информации между несколькими микропроцессорными системами успешно решается с применением последовательного способа ее передачи. По этому способу в однопроводной линии связи (ЛС) цифровые сигналы заданной разрядности появляются (относительно цифровой земли) в виде последовательности цифровых символов, которые проявляются в виде наличия или отсутствия импульсов, заданной амплитуды и частоты. Для реализации такого способа передачи цифровой информации применяются устройства, которые называются последовательными интерфейсами (последовательными портами).

Последовательный программируемый интерфейс (ПосПИ) как структурный блок микропроцессорной системы также работает независимо от самого микропроцессора по собственной программе, представленной в виде управляющего слова. Структура связей ПосПИ с управляющим микропроцессором и по линии связи с другим микропроцессорным устройством показана на рис. 52.

Последовательный интерфейс ПосПИ связан с микропроцессором только через шину данных ШД и шину управления ШУ. При- чем в шину управления введены дополнительные связи для управления работой модема. Вход В/К используется аналогично для включения в работу этого устройства через сигнал дешифратора внешних устройств.

С абонентной микропроцессорной системой данная система соединяется по системе линий связи ЛС, в которой выделяются две линии — линия передачи данных и линия синхронизации этой передачи. Данная схема ПосПИ представляет синхронную систему последовательной передачи данных, в которой обе микропроцессорные системы взаимно согласуются по частоте обмена цифровой информацией. Принцип работы такой системы рассмотрим на примере структуры, представленной на рис. 53.

Все структурные элементы последовательного интерфейса ПосПИ связаны внутренней шиной, к которой с одной стороны примыкают буфер шины данных, регистр управления и регистр управления модемом, а с другой к этой шине подсоединены регистры

80