5. Проектирование основных блоков мпу.

В этом разделе даются рекомендации по проектированию структуры и схемные решения основных блоков МПУ.

5.1. Процессорный блок.

На основании требований к микропроцессорной системе, основными из которых являются быстродействие,

стоимость, потребляемая мощность, сложность алгоритмов обработки производится первоначальный выбор микропроцессора.

Если требования по быстродействию устройства невелики, а сложность алгоритма обработки информации ве-

лика. то предпочтение может быть отдано однокристальному микропроцессору, например К580ВМ80А.

Схема микропроцессорного блока на основе К580ВМ80А представлена на рис. 5.1 [ 2 ].

Процессорный блок кроме микропроцессора содержит микросхемы: многорежимный буферный регистр, генератор тактовых импульсов, буферы данных и адреса, схему сброса, схему готовности, блок обработки прерывания.

2. Блок памяти

При разработке блока памяти решаются две задачи [3]:

6

Р ис. 5.1.

7

• распределение адресного пространства и распределение

памяти;

• проектирование модулей памяти.

При проектировании первой задачи определяются адресные линии для ПЗУ, ОЗУ и ВУ.

Для адресации ПЗУ или ОЗУ объёмом 2ⁿ байтов используют n линий, начиная с А₀. Обращения к ПЗУ или ОЗУ можно разделить за счёт любой неиспользованной линии ША, например А₁₅:

при А₁₅ = 0 осуществляется выборка из ПЗУ, а

при А₁₅ = 1 - обращение к ОЗУ.

Следует отметить, что размещение ПЗУ и ОЗУ в

адресном пространстве имеет важное значение при выводе микропроцессора на заданный адрес (начальная установка) [1, 3]. Возможны три наиболее характерные случая распределения адресного пространства:

а – ПЗУ размещается в начале адресного пространства ;

б – ОЗУ размещается в начале адресного пространства ;

в – первые 64 ячейки адресного пространства, необходимые

для организации работы системы прерывания, свободны.

При решении второй задачи по организации блока памяти требуемого объёма проектирование осуществляется на основе объединения нескольких БИС [3, 4].

Горизонтальное наращивание позволяет получить требуемую разрядность памяти при фиксированном количестве слов. В этом случае на адресные шины всех микросхем параллельно подаются группы кодов адресов этой части микросхем, а на входы управления тоже параллельно требуемые сигналы управления. Информационные входы и выходы объединяются в соответствующие информационные шины, причем разрядности объединяемых микросхем суммируются

(рис. 5.2, а).

При объединении БИС ЗУ происходит наращивание памяти «по горизонтали» или по «вертикали».

8

Вертикальное наращивание обеспечивает получение необходимого объема памяти, т.е. числа хранимых слов,

при их фиксированной разрядности. Соответствующие разряды шин данных при таком объединении д. б. подключены так, чтобы одна группа кодов адресов соответствовала ячейкам памяти одной микросхемы, другая – ячейкам памяти следующей микросхемы и т. д. С этой целью старшие разряды адреса с помощью дешифратора адреса можно использовать для управления поочередным выбором отдельных микросхем. Один из вариантов организации такого управления для четырех микросхем представлен на рис. 5.2, б

D0

1

2

3

4

а) б)

Рис. 5.2.

В данном случае значения двух старших разрядов

(m+2) – разрядной шины адреса А обеспечивают обращение

к одной из микросхем. CS – сигнал, который разрешает или

9

запрещает работу данной микросхемы. WR/RD - сигнал, который задает выполняемую операцию ( при единичном

значении – чтение, при нулевом – запись). DI и DO - шины входных и выходных данных, разрядность которых n. Приведенный пример иллюстрирует организацию управления выборкой микросхем при наличии в них нескольких входов CS.

Пример проектирования блока памяти [ 1 ].

Вопросы проектирования модулей (блоков) памяти рассмотрены в литературе [1, 2, 3, 4, 10].

Пример проектирования блока памяти для МПУ на основе МП КР580ВМ80А приведен на рис. 5.3. На рисунке представлена схема модуля ОЗУ статического типа общей емкостью 4 К байта. Модуль памяти собран на 8 микросхемах памяти К541 РУ2 с организацией (1024  4 ) бита каждая (DD1 – DD8) и схемы дешифратора старших разрядов DC (DD9). Буферные микросхемы на рисунке не показаны. В соответствии с возможностями микросхем памяти общий массив памяти разбит на 4 линейки по 1 К байту. Линейка состоит из двух микросхем, что соответствует формату шины данных (8 бит).

Разряды адреса А0 – А9, определяют выбираемую в

БИС ОЗУ ячейку памяти, поступают на все микросхемы.

Р азряды данных D0 – D7 поступают на входы / выходы данных микросхем памяти, причем разряды D0 – D3 подаются на выводы данных первых БИС линеек, разряды D4 – D7 - на вторые БИС.

У правляющий сигнал MWDC с линии управления

п оступает на входы управления записью/чтением WR / RD всех 8 БИС. Выводы выбора кристалла CE объединены у всех микросхем памяти, находящихся в одной ли-

нейке. При поступлении на них низкого уровня происхо-

10

Р ис. 5.3. Функциональная схема модуля памяти ( ОЗУ).

1 1

дит обращение с микросхемам выбранной линейки.

Дешифратор старших разрядов (А10 – А15) DC обеспечи-

вает выборку одной из четырех линеек БИС ОЗУ.

С хема дешифратора выполнена в предположении, что модуль ОЗУ занимает адресное пространство F000 – FFFFH. Появление любого из сигналов SL1 – SL4, обращенных к соответствующей линейке, возможно только при наличии сигналов MWDC или MRDC низкого уровня и сигналов высокого уровня на адресных линиях А12 – А15.

Сигналы разрядов адреса А10 – А11 имеют значения, которые обеспечивают выбор конкретной линейки. Использование разрядной сетки приведено на рис. 5.4.

А₁₅ А₁₄ А₁₃ А₁₂ А₁₁ А₁₀ А₉ А₈ А₇ А₆ А₅ А₄ А₃ А₂ А₁ А₀

1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 ← А_нач

1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 ←А_конеч

Обязательные Адресация Обращение к ячейкам БИС

значения линейки

адресного

пространства

Рис. 5.4.