2. Извлечение электрической схемы с паразитными элементами
Для извлечения списка паразитных элементов используется приложение Assura RCX.
Перед проведением процесса RCX необходимо провести верификацию (LVS) для того чтобы Assura обновила (получила) базу данных списка электрических цепей и устройств. В том случае если верификация не проводилась, RCX-процесс будет недоступен. После запуска приложения Assura RCX появляется окно Assura Parasitic Extraction Run Form, представленное на рис. 6.
В структуре окна Assura RCX присутствуют пять закладок:
- Setup – определяется технологическая библиотека, выходной формат данных и ограничение правил извлечения паразитных элементов;
- Extraction – определяется тип извлекаемых паразитных элементов (R, C, RC) и область извлечения (вся топология, определенные шины);
- Filtering – определяется фильтрация паразитных элементов и шин (ограничение извлечения паразитных элементов, исключение определенных шин);
Рис. 6. Закладка Setup приложения Assura RCX
- Netlisting – определяются модели извлекаемых паразитных элементов (R, C, RC) и дополнительные возможности;
- Run Details – определяется вся информация, связанная с проведением RCX (название и директория процесса, log-файл) и машинные ресурсы (мультипроцессорность, удаленные вычисления и т.д.)
Для запуска приложения достаточно настроить основную вкладку Setup.
Основные настройки окна Setup:
- Technology - выбор технологической библиотеки из списка доступных, либо указание техфайла вручную;
- Rule Set (Typical, Min, Max) - настройка правил извлечения паразитных элементов, связанная с величиной разброса параметров слоев;
- Output (Spice, Spectra, Extracted View) - указание формата выходных данных, который обычно выбирается в зависимости от используемой программы моделирования;
- Extract MOS Diffusion AP - извлечение паразитных элементов диффузионных областей MOP – транзисторов (выбирается в случае отсутствия модели);
- Extract MOS Diffusion Res - извлечение диффузионных резисторов MOP – транзистора между затвором и контактом к стоку/истоку (выбирается в случае отсутствия модели);
- Pin Order File - выбор файла, содержащего список терминалов, отличный от списка терминалов в электрической схеме и топологии;
- Substrate Profile - выбор профиля подложки, если она имеет специфическую форму.
3. ЛАБОРАТОРНЫЕ ЗАДАНИЯ И МЕТОДИЧЕСКИЕ УКАЗАНИЯ ПО ИХ ВЫПОЛНЕНИЮ
Методические указания по выполнению задания
1. Выполнить настройку программы Assura DRC. Осуществить проверку правил проектирования топологии в соответствии с заданием предыдущих лабораторных работ. Исправить выявленные ошибки.
2. Выполнить настройку программы Assura LVS. Провести экстракцию электрической схемы из топологии и верификацию извлеченной из топологии электрической схемы и принципиальной электрической схемы. Исправить выявленные ошибки.
3. Осуществить извлечение списка электрических связей и устройств с паразитными элементами.
4. Контрольные вопросы К ЛАБОРАТОРНЫМ ЗАДАНИЯМ
1. Перечислите этапы физической верификации в приложении Assura и кратко опишите их назначение и суть.
2. Что происходит в процессе выполнения проверки правил проектирования, какие ошибки могут возникнуть в результате проверки норм КТТ?
3. Опишите процесс верификации электрической схемы и топологии в приложении Assura.
4. Как происходит экстракция электрических связей с паразитными элементами из топологии в приложении Assura?
5. Опишите основные различия программ верификации Assura, Calibre и Diva.
5. Требования к содержанию отчета
Отчет по лабораторной работе должен содержать следующие разделы:
1. Цели и задачи лабораторной работы.
2. Топология устройства.
3. Краткое описание и результаты выполненной работы:
4. Отчет DRC проверки
5. Отчет об LVS проверки.
6. Отчет извлечение списка сетей с паразитными элементами.
7. Выводы о проделанной работе.
БИБЛИОГОРАФИЧЕСКИЙ СПИСОК
1. Поляков А. К. Языки VHDL и VERILOG в проектировании цифровой аппаратуры. – М.: СОЛОН-Пресс, 2003. - 320 стр.
2. Cadence Verilog Language and Simulation 3.4. Lecture Manual, 2002. -1062 стр.
3. IEEE Std 1364-2001. IEEE Standard Verilog Hardware Description Language, 2001. – 778 стр.
4. Using Encounter RTL Compiler. Product Version 8.102. 2008. - 282 стр.
МЕТОДИЧЕСКИЕ УКАЗАНИЯ
к лабораторным работам № 1-3
по дисциплине «Физическая верификация топологии и характеризация аналоговых устройств УБИС»
Составители: Балашов Юрий Степанович
Шеховцов Дмитрий Витальевич
В авторской редакции
.
Усл. печ. л. 1,2. Уч.-изд. л 1,0
ФГБОУ ВПО «ВГТУ», «Воронежский государственный технический университет»
394026 Воронеж, Московский просп., 14
ФГБОУВПО «Воронежский государственный технический университет»
СПРАВОЧНИК МАГНИТНОГО ДИСКА
(кафедра Радиоэлектронных устройств и систем)
Ю.С. Балашов, Д.В. Шеховцов
Лабораторные работы № 1-3
по дисциплине «Физическая верификация топологии и характеризация аналоговых устройств УБИС»
Методические указания
Шеховцов Л.р. № 1-3.doc 2,44 Мb 10.10.11 1,0 уч.-изд. л.