Учебное пособие 1484

31

Высокий уровень, подаваемый на вход R, сбрасывает все триггеры регистра в состояние низкого уровня. Низкий уровень сигнала S устанавливает все триггеры регистра в состояние высокого уровня, если выбран полином 16-й степени.

В случае выбора полинома 12-й или 8-й степени в состояние высокого уровня устанавливаются только старшие 12 или 8 триггеров, остальные сбрасываются в состояние низкого уровня. Работа микросхемы синхронизируется внешним синхросигналом длительностью не менее 35 нс.

Временная диаграмма работы микросхемы КР1818ВЖ1 и значения динамических параметров приведены на рис.3.1,б. Микросхема полностью совместима по электрическим параметрам с микросхемами серий К589, К583, К155, К1533. Конструктивно микросхема оформлена в 14-выводной пластмассовый корпус. Основные электрические параметры микросхемы КР1818ВЖ1 приведены ниже:

Напряжение источника UCC, В . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 5 %

Ток потребления ICC, мА, не более . . . . . . . . . . . . . . . . . . . . . . . . 80

Входное напряжение, В:

низкого уровня UTL, не более . . . . . . . . . . . . . . . . . . . . . . . . . 0,8

высокого уровня UTH, не менее . . . . . . . . . . . . . . . . . . . . . . . 2,0

Входной ток низкого уровня IIL, мА, не более . . . . . . . . . . . . . . -0,4

Входной ток высокого уровня IIH, мА, не более . . . . . . . . . . . . . 50

Выходное напряжение низкого уровня UOL, В, не более . . . . . . 0,5

Выходное напряжение высокого уровня UOH, В, не менее . . . . 2,4

На рис.3.2 приведен пример использования микросхемы КР1818ВЖ1 для контроля ошибки в последовательном канале передачи цифровой информации. Устройство контроля содержит две микросхемы КР1818ВЖ1 (на выходе передатчика RG1 и входе приемника RG2), настроенные на один и тот же полином.

Пример использования БИС К1818ВЖ1

Рис. 3.2. Пример использования БИС К1818ВЖ1

32

Передаваемая по каналу информация поступает на вход микросхемы RG1 и делится на выбранный полином. После прохождения информации и поступления сигнала COD остаток деления, содержащийся в RG1 и представляющий собой контрольный код, добавляется к основной информации. Вид остатка в RG1 зависит от каждого бита передаваемой информации, поступающей на его вход, и определяется передаваемой последовательностью. На приемном устройстве информация поступает на вход микросхемы контроля кода RG2. При отсутствии ошибки в принимаемой информации после прохождения данных и остатка, сформированного в RG1, все элементы памяти RG2 установятся в состояние низкого уровня; при этом на выходе ER будет сформирован низкий уровень сигнала. При наличии хотя бы однократной ошибки в принимаемых данных состояние элементов RG2 будет отлично от нулевого и на выходе ER появится высокий уровень сигнала ошибки в принятой информации.

3.2. Повышение надежности систем памяти

Увеличение плотности размещения запоминающих элементов улучшает ряд технико-экономических характеристик полупроводниковой памяти, но одновременно ведет к снижению достоверности хранения данных, вызванному увеличением интенсивности отказов и сбоев. Ряд технологических усовершенствований позволяет снижать интенсивность отказов БИС ЗУ, но уменьшение интенсивности сбоев является более сложной задачей, так как причины появления ошибок - ионизирующее излучение материалов корпуса и электрические помехи. Чем меньшие размеры имеет отдельный запоминающий элемент, тем меньше заряды емкостей в динамических и меньше перепады уровней сигналов в статических ОЗУ, что увеличивает возможность изменения состояния запоминающих элементов под воздействием внешних факторов. Поэтому в системах памяти современных микроЭВМ часто используются встроенные средства функционального и тестового диагностирования, позволяющие значительно повысить надежность хранения информации. Простейшим способом функционального диагностирования памяти является контроль хранящейся информации на четность (нечетность), позволяющий обнаруживать все однократные отказы и сбои. Схемы контроля четности могут быть реализованы на основе 9-разрядных микросхем ИП2, реализующих либо свертку по модулю 2 восьми информационных и контрольного бита (КБ) с выдачей результата этого сложения, либо свертку только восьми информационных разрядов с целью выработки контрольного. Микросхема ИП2 имеется в составе широко распространенной серии К155.

Эффективным способом обеспечения отказоустойчивости систем памяти является введение динамической избыточности, основанной на применении корректирующих кодов. Наибольшее распространение среди них в настоящее время имеют коды Хэмминга. Основными достоинствами кодов Хэмминга, обусловившими их популярность, являются возможность обнаружения и исправления ошибок, вызванных как отказами, так и сбоями элемен-

36

ошибки, а также ошибки типа 00...00, допускает наращивание и побайтную работу, имеет встроенную диагностику для самоконтроля. Система команд УОИО обеспечивает девять режимов работы, из которых три являются диагностическими: начальная установка, прямая передача, генерация контрольных битов, обнаружение ошибки, диагностика обнаружения ошибки, диагностика коррекции ошибки, режим внутреннего управления.

Таблица 3.4

Назначение выводов микросхемы К1804ВЖ1

Микросхема функционирует следующим образом. Входные данные по шине данных D(0-15) загружаются в регистры данных RD0, RD1 под управлением сигнала EWRD (высокий уровень сигнала EWRD - состояние RD0, RD1 соответствует входам D(0-7), D(8-15), низкий уровень сигнала - сохранение предыдущего состояния RD0, RD1). Контрольные биты по шине DCO(0-6) загружаются в регистр контрольных битов (RKB) также под управлением сигнала EWRD, который определяет состояние RKB аналогично регистрам данных. В соответствии с модифицированным кодом Хэмминга генератор контрольных битов KBG вырабатывает контрольные биты под управлением сигнала INS6 (низкий уровень INS6 - KBG генерирует контрольные биты, высокий уровень - осуществляет режим обнаружения и коррекции ошибки). При этом KBG генерирует полный набор контрольных битов для 16-разрядного формата данных и часть - для 32-, 64-разрядных форматов и выдает их на магистраль контрольных битов DCOY. Генератор признаков ошибки SG генерирует признаки ошибки путем сравнения контрольных битов, считываемых с RKB с контрольными битами, генерируемыми KBG по данным, считанным с RD0, RD1. Признаки формируются схемой «исключающее ИЛИ» по двум наборам

37

контрольных битов, и при отсутствии ошибки все биты признаков находятся в состоянии логического «0»; при наличии ошибки один или несколько битов признаков будут находиться в состоянии логической «1». Схема обнаружения ошибки DER1 дешифрует биты признаков ошибки, вырабатываемых SG под управлением сигналов INS6 (при высоком уровне сигнала INS6 на выходах ER, ERM индуцируется тип ошибки, при низком - на выходах ER, ERM высокий уровень сигнала). При наличии хотя бы одной ошибки выход ER устанавливается в состояние низкого уровня, при наличии двух и более низкий уровень устанавливается и на выходе ERM.

Устройство управления CU является комбинационной схемой и управляет режимами работы микросхемы в соответствии с микрокомандами (табл. 3.5 - 3.8). В режиме внутреннего управления сигналы считываются из RRD, во всех остальных - с входов INS(0-5), INS7.

Таблица 3.5

Дешифратор одиночной ошибки DER2 дешифрирует биты признаков ошибки, вырабатываемых SG под управлением сигналов INS6, INS5, а также внутреннего сигнала типа ошибки, определяет разряд данных, в котором допущена однократная ошибка, преобразуя 7-разрядный код признаков ошибки в 16-разрядный код, который подается на KL. Дешифрация осуществляется при высоком уровне сигналов INS5, INS6 и отсутствии сигнала многократной ошибки. Схема коррекции ошибок KL принимает с RD0, RD1 16-разрядный код, а DER2 - 16-разрядный дешифрированный код местоположения ошибки. При наличии одиночной ошибки KL корректирует неверный бит путем его инвертирования. Скорректированные данные загружаются в регистры RB0, RB1 и затем выгружаются в шину данных. При обнаружении ошибки в контрольных битах KL не проводит коррекцию контрольных битов.

Регистры выходных данных RB0, RB1 используются для хранения результата коррекции и управляются сигналом EWRDY (при высоком уровне

38

сигнала EWRDY регистры RB0, RB1 работают в режиме прямой передачи, при низком уровне сохраняют предыдущее состояние). При наличии высокого уровня сигнала INS6, INS7 осуществляется прямая передача из RD0, RD1 в RB0, RB1, при низком уровне состояние RB0, RB1 не определяется. Выдача данных на магистраль D(0-15) осуществляется под управлением сигналов EZD0, EZD1: при низком уровне происходит выдача данных, при высоком магистраль отключена. Регистр режима диагностики загружается с шины данных под управлением сигнала EWRINS: при низком уровне состояние RRD соответствует шине данных, при высоком сохраняется предыдущее состояние. RRD используется также для хранения контрольных битов, применяемых в диагностических режимах, и внутренних управляющих сигналов INS(0-5), INS7, для управления и обеспечения контрольными битами в режиме диагностики.

Таблица 3.6

39

Для проверки работоспособности блоков памяти часто используют тестовые методы диагностики, которые могут быть реализованы как программно, так и аппаратно. Имеются и микросхемы, обеспечивающие аппаратную поддержку методов тестового диагностирования.

БИС КР1828ВЖ1 предназначена для построения ядра схем тестового диагностирования ПЗУ, процессоров и контроллеров. Структура микросхемы приведена на рис.3.6, а, описание выводов дано в табл.3.9. БИС содержит: устройство управления (CU), управляющее на основе микрокоманды INS(4-0) и внешних сигналов работой всех узлов БИС; операционное устройство (AU), выполняющее необходимые преобразования данных; схему сравнения (CMP) для компарации полученных результатов с эталонными значениями; блок входного переноса (BCI), обеспечивающий работу БИС в режиме сигнатурного анализа; узел индикации (BI), предназначенный для формирования результатов тестирования в виде сигналов «Да» (Y), «Нет» (N) и секционного наращивания БИС.

БИС КР1828ВЖ1 имеет следующие режимы работы: генератор псевдослучайных кодов с максимальным периодом 255; генератор инкрементируемых и декрементируемых последовательностей; сигнатурный анализатор без сравнения или со сравнением с эталоном; счетчик числа переходов без сравнения или со сравнением с эталоном, сумматор со сравнением полученной и контрольной сумм /4/.

Таблица 3.9