10.7. Интегральные триггеры 445

время на его тактовом входе действует запрещающий сигнал C = 0. Следовательно, во время тактового импульса выходные величины Q и не меняются, а значит, не меняются и входные величины S₁ и R₁. Последнее обстоятельство обеспечивает на­дежное переключение ведущего триггера.

Из рис. 10.20, а видно, что переключение ведущего триггера сопровождается изменением уровней S₂ и R₂ на входах ведомо­го триггера. Поэтому к концу тактового импульса ведомый триггер оказывается подготовленным к переключению в новое состояние, соответствующее новому состоянию ведущего. Та­кое переключение происходит по окончании тактового импуль­са, когда на тактовом входе ведомого триггера восстанавливает­ся разрешающий сигнал C = 1 (момент t₂ на рис. 10.20, в).

Таким образом в Т-триггере каждый тактовый импульс вы­зывает переход в новое устойчивое состояние, но с запаздыва­нием на величину, равную длительности тактового импульса. Логическое уравнение Т-триггера можно записать в виде:

, (10.22)

где CQⁿ — значение во время тактового импульса, а — по его окончании.

JK-триггер. JK-триггеры (читается «джи-ка» триггеры)¹ яв­ляются наиболее универсальными: в них входы J и K (подобно входам R и S) задают желательное состояние, но, в отличие от RS-триггеров, допустим набор J = 1, K = 1. По принципу дейст­вия JK-триггеры относятся к категории синхронных, т. е. их выходные уровни устанавливаются только при поступлении тактовых импульсов С. Структура, символ и временная диа­грамма JK-триггера показаны на рис. 10.21.

В основе JK-триггера, как видим, лежит структура Т-тригге­ра, построенного по принципу «мастер—слэйв», но входы S и R связаны с выходами перекрестными связями не непосредствен­но, как в Т-триггере, а через две схемы И, на один из входов которых подаются управляющие уровни J и K. При наборе J = 1, K = 1 схемы И превращаются в повторители для уров­ней, поданных на входы 1 и 2. Поэтому при таком наборе JK-триггер работает как Т-триггер (интервал t₂-t₃ на рис. 10.21, в). При остальных наборах величин J и K схема ра­ботает как RST-триггер (интервал t₁-t₂), где уровень J устанав­ливает значение Q = 1, а уровень K — значение Q = 0. Логическое уравнение JK-триггера имеет вид:

¹ Буква J — начальная в англ. слове jump (прыжок, переброс), а буква K — начальная в англ. слове keep (держать, сохранять).

. (10.23)

В частности, при J = 1, K = 1 получаем Q [режим Т-триггера, см. (10.22) при C = 1].

Глава 10. Интегральные схемы446

D-ТРИГГЕРЫ

D-триггеры, в отличие от рассмотренных ранее типов, имеют для установки в состояния 1 и 0 один информационный вход D.Функциональная особенность этого типа триггеров состоит в том, что сигнал на выходе Q в такте n +1 повторяет значение входного сигнала Dⁿ в предыдущем такте п и сохраняет (запоминает) это состояние до следующего такта. Другими словами, D-триггер задерживает 74 на один такт информацию, существовав-шую на входе D.

D-триггер характеризуется тем, что сигналы на прямом выходе Q принимают значение, противоположное сигналам на входе D.

Наименование метки D идет от первой буквы английского слова delay — задержка, промедление. D-триггеры часто так и называют — триггерами задержки.

Закон функционирования D-триггера прост: Qⁿ⁺¹ = Dⁿ, а для -триггера Q^n+l = ⁿ.

Таблицы переходов для D-триггеров в подробной и минимизи­рованных формах представлены в табл. 14 и 15. В табл. 15 сокра­щение произведено за счет исключения первых четырех строк, ха­рактеризующих поведение триггера в отсутствие тактовых импуль­сов. Кроме того, опущено указание на очевидный факт, что смена состояний триггера происходит под действием тактового импульса С = 1.

Из данных, приведенных в таблицах, следует вывод: состояние D-триггера в такте n+1 не зависит от его состояния в предыдущем такте п, а целиком определяется информацией на входе D. Таблица 16 получается из табл. 15 путем исключения столбца Qⁿ. Последняя таблица обычно и приводится в учебных руководствах и в техни­ческих описаниях D-триггеров.

Таблица 14. Таблица состояний D-триггера

Такт n			Такт n+1
C	Dn	Qn	Qn+1
0 0 0 0 1 1 1 1	0 0 1 1 0 0 1 1	0 1 0 1 0 1 0 1	0 1 0 1 0 0 1 1

Таблица 15 Таблица 16

Такт п	Такт п+1
Dn	Qn	Qn+1
0 0 1 1	0 1 0 1	0 0 1 1

Такт п	Такт n+1
0 1	0 1

На рис. 65 показана схема устройства, которую можно назвать асинхронным D-триггером. Оно обеспечивает передачу сигналов со входа на выход, но не обладает свойством памяти, т. е. не имеет режима хранения входной информации, который бывает у RS и других типов триггеров при нейтральной входной комбинации.

По этой причине асинхронные устройства могут быть причислены к D-триггерам только с оговорками. Схема, показанная на рис. 65, находит применение в качестве формирователя импульсных сигна­лов с крутыми фронтами.

Хранение информации у D-триггеров обеспечивается за счет це­пей синхронизации, и поэтому все реальные D-триггеры тактируе­мые. Управление по тактовому входу может быть статическим, ди­намическим, а также двухступенчатым. D-триггер можно образовать из любого синхронного RS-триггера, а также из его разновид­ностей, в том числе и JK-триггера, если на входы S и R одновремен­но подавать взаимно инверсные сигналы D и .

На рис. 66 показаны логическая структура синхронного D-триггера со статическим управлением и его условное обозначение. Триг­гер выполнен на элементах И-НЕ. Элементы 3 и 4 образуют ячейку памяти, а 1 и 2 — схему управления. В паузах между тактовыми импульсами элементы 1 и 2 закрыты и на их выходах существуют сигналы q₁ = q₂ = 1, что служит нейтральной комбинацией для ос­новной ячейки памяти, которая в это время может находиться в состоянии Qⁿ = 1 либо Qⁿ = 0, в соответствии с состоянием входа D на предшествующем такте.

76

С приходом тактового импульса состояние элементов 1 и 2 оп­ределяется значением сигнала на входе D. Во всех случаях сигна­лы на выходах этих элементов связаны между собой и входным сигналом следующим соотношением: . По отношению к запоминающей ячейке сигналы q₁ и q₂ играют роль переключаю­щих. Когда Dⁿ = 0, то при С = 1 будет q₁ = 1, a q2 = 0, элемент 4 запирается и на его выходе установится Qⁿ⁺¹ = 1, тогда как на входе элемента 3 действуют q₁ = 1 и = 1, отчего на выходе фор­мируется Qⁿ⁺¹ = Dⁿ = 0. Легко убедиться, что при Dⁿ = 1 выход­ной сигнал Qⁿ⁺¹ также будет повторять входной.

С окончанием тактового импульса (С = 0) на выходах q₁ и q₂ возникнет q₁ = 1, что соответствует режиму хранения инфор­мации для ячейки памяти.

В принципе, D-триггер можно уподобить синхронному RS-триггеру с совмещенными информационными входами, для которого логическая 1 на входе служит сигналом S, а логический 0 — сигна­лом R.

77

Временные диаграммы работы рассмотренного D-триггера пока­заны на рис. 67.

Если в схеме элементы И-НЕ заменить на ИЛИ-НЕ, то полу­чится D-триггер. Для синхронизации этого триггера потребуются тактовые импульсы нулевого уровня, а в паузах между этими им­пульсами на входе C должна быть логическая 1.

Разрешающее время между двумя тактовыми импульсами, при котором триггер еще работает без сбоев, как нетрудно определить, равно t_р = 4t_3др,ср. Соответственно максимальная частота пере­ключений f_max =1 / t_р = 1 /4t_зд.р,ср.

В интегральном исполнении D-триггеры выпускаются в нескольких сериях интегральных микросхем. Примером D-триггеров со статическим управлением могут служить микросхемы типа К155ТМ7 и К155ТМ5. В одном корпусе содержится четыре D-триггера с самостоятельными входами и выходами. Синхронизирующих входов два —по одному на два триггера (рис. 68). Микросхема К155ТМ5 отличается от К155ТМ7 отсутствием выводов от инверсных выходов .

На рис. 69 изображена логическая структура D-триггера со статическим управлением на элементе И-ИЛИ-НЕ и двух инверторах.

Рис. 69. Синхронный D-триггер со статическим управлением записью на элементе И-ИЛИ-НЕ и инверторах

Когда Dⁿ = 1, то при C = 1 на выходах триггера станет (за счет Dⁿ = С = 1) и соответственно Qⁿ⁺¹ = 1. Инверторы обеспечивают хранение записанной информации, когда С = 0.

В случае Dⁿ = 0 на внутренних входах секции ИЛИ элемента И-ИЛИ-НЕ действуют логические 0 (поскольку Dⁿ = 0 и C = 0) и, следовательно, Qⁿ⁺¹ == 1, Qⁿ⁺¹ = 0. В паузах между тактовыми импульсами состояние триггера сохраняется, поскольку на входе

вместо C = 0 действует Qⁿ = 0.

Недостатки статического способа синхронизации триггеров, о которых говорилось выше, свойственны и рассмотренным D-триггерам. В частности, информация на входе D по времени действия должна перекрывать тактовый импульс. Эта особенность простейшего D-триггера ограничивает круг его применений, в частности, не позволяет использовать его в качестве T-триггера, о чем будет ска­зано ниже.

Лучшими функциональными характеристиками обладают D-триггеры с динамическим управлением. Примером могут служить микро­схемы К155ТМ2 (К1ТК552), а также подобные им триггеры серий К131, 133, 136, К158. Все они имеют одинаковую логическую струк­туру и принцип действия и различаются предельным быстродействием и потребляемой мощностью. В одном корпусе находятся два одинаковых триггера, связанных только общим питанием.

Логическая структура одного триггера приведена на рис. 70. Она содержит шесть элементов И-НЕ и имеет сходство с шестиэлементным RS-триггером (см. рис. 54). Эти триггеры относятся к устройствам с прямым управлением: запись информации происхо­дит по фронту перехода тактового импульса от 0 к 1. Кроме того, триггеры имеют побочные входы R_a и S_a для асинхронной установ­ки в 0 и 1. Чтобы не загромождать схему, цепи побочных входов показаны пунктиром.

Триггер состоит из трех самостоятельных бистабильных ячеек (RS-триггеров), выходная ячейка (элементы 5 и 6) представляет собой основную ячейку памяти, ячейки из элементов 1—4 — коммутирующие Ячейка 1—2 работает при записи в основную ячейку памяти логического 0, ячейка 3—4 — при записи логической 1.

В паузах между тактовыми импульсами (С = 0) элементы 2 и 3 закрыты и q₁ = q₂ =1, что соответствует режиму хранения информации выходной ячейкой, которая может быть в состоянии Qⁿ=l или Qⁿ=0 Состояние элементов 1 и 4 определяется сигналом на входе D. При Dⁿ=0 q₁ = l, а q₄=0 (на обоих входах элемента 4 логические 1) Когда Dⁿ= 1, то q₁=0 и q₄= 1.

Если до тактового импульса сигнал на входе D изменится, это отразится на элементах 1 и 4, но не скажется на состоянии элементов 2 и 3 (так как C =0), а следовательно, и на выходной информации.

С приходом тактового импульса (С=1) снимается блокировка элементов 2 и 3 и возни-кает такая комбинация сигналов q₂ и q₃, которая приводит выходную ячейку в состояние Qⁿ⁺¹=Dⁿ. Допустим, Dⁿ=0 . До прихода тактового импульса будет q₁ = 1 и q₂= q₃= 1 (так как С = 0). С началом тактового импульса состояние ячейки, образованной элементами 3 и 4, не изменится (на обоих входах —нейтральная комбинация), а выход элемента 2 станет q₂=0 (на всех входах логическая 1). Под воздействием сигнала q₂=0 выходная ячейка перейдет в состояние Qⁿ⁺¹=Dⁿ=0(Qⁿ⁺¹ = l) или, если оно было таким, сохранит его. При Dⁿ= 1 будет q₁=0, q₄=1, элемент 2 закрыт (q₂= 1). С приходом тактового импульса (С= 1) элемент 3 откроется (q₃=0), т. е возникнут условия опрокидывания выходной ячейки в состояние Qⁿ⁺¹=1.

С окончанием тактового импульса (С=0) элементы 2 и 3 блокируются (q₂ = q₃= 1), обеспечивая режим хранения информации, для выходной ячейки до следующего тактового импульса. Изменение информации на входе D в паузах между тактовыми импульсами будет отражаться на элементах 1 и 4, но не скажется на элементах 2 и 5.

Выходная ячейка реагирует на состояние входа D только в момент перехода тактового импульса из состояния 0 в 1. Допустим, во время действия тактового импульса сигнал на входе D изменится и вместо Dⁿ=0 станет Dⁿ= 1. На схеме это не отразится, так как элемент 1 сохранит свое состояние q₁ = 1, поскольку на его нижнем входе действует сигнал q₂=0. Изменение входного сигнала с Dⁿ=1 на Dⁿ=0 приведет к запиранию элемента 1 q₁ = 1). Однако изменение состояния q₁ не отразится на элементе 2 ввиду того, что сигнал q₃=0 на нижнем входе удерживает элемент 2 закрытым (q₂=1).

Заметим, что уровень q= l в этом случае не скажется на элементе 4, который останется закрытым благодаря q₃=0.

Запись новой информации в триггер станет возможна только с окончанием текущего тактового импульса.

Как следует из описания работы триггера, коммутирующие бистабильные ячейки из элементов 1,2 и элементов 3, 4 временами принимают неопределенные состояния q₁= q₂ и q₃=q₄, но это не нарушает функционирования триггера в целом — после прекращения комбинации 00 на входах, ячейки принимают должные состояния, так как на одном из входов остается сигнал 0.