- •7. Функциональная и структурная организация эвм. Определения архитектуры эвм по гост 15971-90 и стандарту iso/iec 2382/1-93.
- •19. Перевод чисел из одной системы счисления.
- •20. Представление целых чисел в эвм. Представление целых чисел в компьютере.
- •21. Прямой, обратный и дополнительный коды. Алгоритм получения обратного и дополнительного кодов.
- •35. Арифметические схемы. Сумматоры. Полусумматор. Полный сумматор. Арифметико-логическое устройство.
- •36. Устройства памяти эвм. Триггеры. Классификация. Rs-триггер. D-триггер.
- •37. Устройства памяти эвм. Триггеры. Классификация. Т-триггер. Универсальный jk-триггер (начало как в предыдущем вопросе).
- •47. Организация узла регистра общего назначения (рон). Одноканальный и двухканальный доступ.
- •48. Полусумматор и полный сумматор. Схемная реализация. Таблица истинности. Принципы создания 8-разрядного сумматора.
- •50. Тракт данных. Основные элементы тракта данных и их предназначение.
- •51. Регистры тракта данных, название и предназначение.
- •62. Язык ассемблера и его роль в программном обеспечении эвм. Шестнадцатеричная и двоичная системы счисления в ассемблере.
- •63. Регистры процессора 8086 – 80816. Регистры данных, регистры –указатели, сегментные регистры.
- •64. Команды в ассемблере: загрузка, сложение, вычитание, inc, dec. Привести примеры.
- •55. Шины тракта данных. Классификация шин по назначению. Принципы работы шин тракта данных. Примеры шин, используемых в современных компьютерах. Параметры шин.
19. Перевод чисел из одной системы счисления.
В общем случае формулу можно представить в следующем виде:
Цn·sn+Цn-1·sn-1+...+Ц1·s1+Ц0·s0+Д-1·s-1+Д-2·s-2+...+Д-k·s-k
где Цn-целое число в позиции n, Д-k- дробное число в позиции (-k), s - система счисления.
!!!Мы и так знаем как переводить!!!
20. Представление целых чисел в эвм. Представление целых чисел в компьютере.
Целые числа являются простейшими числовыми данными, с которыми оперирует ЭВМ. Для целых чисел существуют два представления:
Беззнаковое(для +целых чисел): все разряды ячейки отводятся под представление самого числа. Например, в байте (8 бит) можно представить беззнаковые числа от 0 до 255. Поэтому, если известно, что числовая величина является неотрицательной, то выгоднее рассматривать её как беззнаковую
Со знаком: Для представления со знаком самый старший (левый) бит отводится под знак числа, остальные разряды - под само число. Если число положительное, то в знаковый разряд помещается 0, если отрицательное - 1. Например, в байте можно представить знаковые числа от -128 до 127.
21. Прямой, обратный и дополнительный коды. Алгоритм получения обратного и дополнительного кодов.
Прямой код- представление беззнакового двоичного числа.
Обратный код (дополнение до единицы)-инвертирование прямого кода (все нули заменяются на единицы, а единицы на нули).
Дополнительный код (дополнение до двойки)-обратный код, к младшему значащему разряду которого прибавляется единица
Алгоритм получения дополнительного кода отрицательного числа:
Модуль числа представить прямым кодом
Значения всех бит инвертировать. Получаем к-разрядное инверсное число
К полученному обратному коду, трактуемому как к-разрядное неотрицательное двоичное число нужно прибавить единицу к младшему разряду
!!!Алгоритм получения обратного кода написан в определнии!!!!
35. Арифметические схемы. Сумматоры. Полусумматор. Полный сумматор. Арифметико-логическое устройство.
Полусумматор-арифметическое устройство, имеющее 2 вх и 2 вых. Его можно использовать только в самом младшем разряде (PS0).
Полный сумматор-устройство, имеющее 3 вх и 2 вых (PS)
Арифметико-логическое устройство (АЛУ)-блок процессора, который под контролем устройства управления (УУ) служит для выполнения арифметических и логических преобразований (начиная от элементарных) над данными, называемыми в этом случае операндами.
36. Устройства памяти эвм. Триггеры. Классификация. Rs-триггер. D-триггер.
Триггер-логическая схема с положительной обратной связью, имеющая 2 устойчивых состояния:
по функциональному признаку (назначение триггера и принцип действия): RS, D, T, JK
по способу записи информации в триггер : асинхронные(запись информации осуществляется в момент появления сигналов на входе) и синхронные(обеспечивает вход информации в триггер только при наличии синхронизирующего импульса)
RS-триггер меняет свое состояние при подаче на один из входов "1"
Qt |
St |
Rt |
Qt+1 |
|
0 |
0 |
0 |
0 |
Хранение инфы |
0 |
0 |
1 |
0 |
Подтверждение «0» |
0 |
1 |
0 |
1 |
Установка «1» |
0 |
1 |
1 |
∞ |
Запрет |
1 |
0 |
0 |
1 |
Хранение «1» |
1 |
0 |
1 |
0 |
Сброс в «0» |
1 |
1 |
0 |
1 |
Подтверждение «1» |
1 |
1 |
1 |
∞ |
Запрет |
D-триггер -триггера задержки (delay). Сигнал информации на выходе всегда совпадает с информацией на входе.
Qt |
Dt |
Qt+1 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
0 |
0 |
1 |
1 |
1 |