- •7. Функциональная и структурная организация эвм. Определения архитектуры эвм по гост 15971-90 и стандарту iso/iec 2382/1-93.
- •12. Концепция машины с хранимой памятью. Вклад Джона фон Неймана в развитие архитектуры эвм. Принципы фон-неймановской концепции и их характеристика.
- •19. Перевод чисел из одной системы счисления.
- •20. Представление целых чисел в эвм.
- •21. Прямой, обратный и дополнительный коды. Алгоритм получения обратного и дополнительного кодов.
- •22. Использование различных систем счисления при организации взаимодействия человека и эвм. Проблемы и перспективы улучшения интерфейса человека и эвм.
- •35. Арифметические схемы. Сумматоры. Полусумматор. Полный сумматор. Арифметико-логическое устройство.
- •36. Устройства памяти эвм. Триггеры. Классификация. Rs-триггер. D-триггер.
- •37. Устройства памяти эвм. Триггеры. Классификация. Т-триггер. Универсальный jk-триггер.
- •38. Семь уровней компьютерных систем и их характеристика. Сущность системного подхода к изучению принципов работы компьютера.
- •47. Организация узла регистра общего назначения (рон). Одноканальный и двухканальный доступ.
- •48. Полусумматор и полный сумматор. Схемная реализация. Таблица истинности. Принципы создания 8-разрядного сумматора.
- •50. Тракт данных. Основные элементы тракта данных и их предназначение.
- •51. Регистры тракта данных, название и предназначение.
- •55. Шины тракта данных. Классификация шин по назначению. Принципы работы шин тракта данных. Примеры шин, используемых в современных компьютерах. Параметры шин.
- •62. Язык ассемблера и его роль в программном обеспечении эвм. Шестнадцатеричная и двоичная системы счисления в ассемблере.
- •63. Регистры процессора 8086 – 80816. Регистры данных, регистры –указатели, сегментные регистры.
- •64. Команды в ассемблере: загрузка, сложение, вычитание, inc, dec. Привести примеры.
35. Арифметические схемы. Сумматоры. Полусумматор. Полный сумматор. Арифметико-логическое устройство.
Полусумматор-арифметическое устройство, имеющее 2 вх и 2 вых. Его можно использовать только в самом младшем разряде (PS0).
Полный сумматор-устройство, имеющее 3 вх и 2 вых (PS)
Арифметико-логическое устройство (АЛУ)-блок процессора, который под контролем устройства управления (УУ) служит для выполнения арифметических и логических преобразований (начиная от элементарных) над данными, называемыми в этом случае операндами.
36. Устройства памяти эвм. Триггеры. Классификация. Rs-триггер. D-триггер.
Триггер-логическая схема с положительной обратной связью, имеющая 2 устойчивых состояния.
Классификация:
-по функциональному признаку (назначение триггера и принцип действия): RS, D, T, JK
-по способу записи информации в триггер : асинхронные и синхронные.
Асинхронные-запись информации осуществляется в момент появления сигналов на входе.
Синхронные-обеспечивает вход информации в триггер только при наличии синхронизирующего импульса.
RS-триггер меняет свое состояние при подаче на один из входов "1"
Вход S(set)-установка. Вход для асинхронной установки триггера в состояние "1"
Вход R(reset)-вход для асинхронной установки триггера в состояние "0".
Таблица 1 - Таблица истинности RS-триггера:
Qt |
St |
Rt |
Qt+1 |
|
0 |
0 |
0 |
0 |
Хранение инфы |
0 |
0 |
1 |
0 |
Подтверждение «0» |
0 |
1 |
0 |
1 |
Установка «1» |
0 |
1 |
1 |
∞ |
Запрет |
1 |
0 |
0 |
1 |
Хранение «1» |
1 |
0 |
1 |
0 |
Сброс в «0» |
1 |
1 |
0 |
1 |
Подтверждение «1» |
1 |
1 |
1 |
∞ |
Запрет |
D-триггер -триггера задержки (delay).
Сигнал информации на выходе всегда совпадает с информацией на входе
Характеристическое уравнение Q(t+1)=Dt описывает функционирование такого типа устройства, как D-триггер. Таблица истинности (таблица переходов) для данного цифрового автомата приведена ниже.
Таблица 2 - Таблица истинности D-триггера:
Qt |
Dt |
Qt+1 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
0 |
0 |
1 |
1 |
1 |
Как видим, в первой и четвертой строке значения сигналов Q в моменты времени t и t+1 совпадают. То есть D-триггер является элементом задержки сигнала. В результате рассматриваемые приборы асинхронного типа не нашли своего применения, так как на выходе будет повторяться входной сигнал с небольшой временной задержкой.
37. Устройства памяти эвм. Триггеры. Классификация. Т-триггер. Универсальный jk-триггер.
Триггер-логическая схема с положительной обратной связью, имеющая 2 устойчивых состояния.
Классификация:
-по функциональному признаку (назначение триггера и принцип действия): RS, D, T, JK
-по способу записи информации в триггер: асинхронные и синхронные.
Асинхронные-запись информации осуществляется в момент появления сигналов на входе.
Синхронные-обеспечивает вход информации в триггер только при наличии синхронизирующего импульса.
T- триггер – счетный триггер, имеет 1 вх и основной и инверсный выход.
Таблица 3 - Таблица истинности T-триггера:
T |
Состояние |
|
0 |
1 |
|
0 |
0 |
1 |
1 |
1 |
0 |
JK-триггер – универсальный триггер, имеет 2 вх (аналогично RS). J-->Set, K-->Reset. Не имеет запрещенных состояний
Таблица 4 - Таблица истинности JK-триггера:
J K |
Состояние |
|
0 |
1 |
|
0 0 |
0 |
1 |
0 1 |
0 |
0 |
1 0 |
1 |
1 |
1 1 |
1 |
0 |