Лабораторная работа № 2 Проектирование простого цифрового узла на плис Цель работы

№

вариан-

та

Наименование узла и его функция

Входы (X), выходы (Y)

1

Сумматор 2-х разрядный параллельный 4-х чисел с временем сложения=2*Тсум ( Тсум-задержка одного сумматора)

У,А,В,С,D [0:1]

У=A+B+C+D;

2

Сумматор 2-х разрядный параллельный 4-х чисел

с максимальным быстродействием за счет конвейеризации с временем сложения = 1*Тсум

( Тсум-задержка одного сумматора)

У,А,В,С,D [0:1], clk, rst

У=A+B+C+D;

3

Умножитель 4-х разрядных чисел с расшифровкой 2-разрядов множителя (алгоритм Бута)

У,А,В [0:3]

Y=A*B;

4

Умножитель 2-х 4 разрядных чисел с конвейерной организацией и временем умножения = Тсум+Тсдв

У,А,В [0:3], clk, rst

Y=A*B;

5

Арбитр циклического обслуживания заявок Х с 3-х направлений без пропуска тактов на проверку очередного направления (1- обсл,0- не надо обсл)

.Например при коде 101 на первом такте даем обслуживание направления 0 , на втором такте даем обсл направления номер 2

X[0:2],У[0:1],clk,rst

6

Приоритетная схема обслуживания. прерываний Х с 3-х направлений с регистром защиты прерывания В

(Наиб. Приор слева, вых.У-номер обсл прер.)

X,В[0:2],У[0:1],clk,rst

7

Двухразрядное ФИФО на 7 слов

входы CLK, INF[0:1], RST,W_R, EN ,-выходы OUTF[0:1},FULL,EMPTY-

8

Синхронное OЗУ на 14 двухбитных слова, т.е 14х2

D_IN[0:1],ADR[0:3],D_OUT (0:1)

CS,WR_RD, CLK

9

Синхронное ПЗУ на 14 трехбитных слова, т.е 14х2

ADR[0:3],D_OUT (0:2)

CS,WR_RD,CLK

10

Устройство умножения двухразрядных чисел со знаком( знак слева)

Х1,Х2-(0:2)

У(0:4)

11

Мажоритарная функция- 2 из 3х и схема из четырех таких блоков, реализующая мажорирование по тройкам из 9 сигналов

Функция X[0:2], Y

Схема X[0:8], Y

12

Счетчик по модулю 5 с асинхронным сбросом R, разрешением счета ЕN

R, Clk, ЕN ,Y[0:3]

13

Синхронный RS-триггер-защелка с хранением при R=S=1 и регистр из двух таких триггеров

Разработать 2 варианта моделей триггера- структ из двух И-НЕ и функциональную и сравнить варианты счетчика

Триггер-R, S, С, Q, NQ

Регистр С;R, S, Q, NQ(0:1)

14

Реверсивный Счетчик по модулю 3 с синхр.сбросом

RST, CLK, EN,DIR, Y[0:1]

15

Счетчик Джонсона на 4 разряда с асинхр сбросом

RST, CLK, EN, Y[0:3]

16

Счетчик по модулю 6 c синхронным сбросом

RST, CLK, EN, Y[1:3]

17

Схема получения свертки 5-разрядного когда по модулю 3

X1[0:4], Y[0:1], CLK, RST

18

Схема поиска комбинации 011 в последовательном коде X1 и счетчик У, который фиксирует номер такта на котором обнаружена комбинация 011 и останавливает подсчет( номер не более 15)

X1, CLK, RST;

Y(0:3)

19

Реверсивный счетчик 5-разрядныйс асинхр сбросом

RST, CLK, EN, DIR, Y[1-5]

20

Счетчик У с кодированием состояний в коде Грея.

3 разряда. асинхр сброс.

RST, CLK, EN, Y[1-3]

21

Реверсивный счетчик 4-разрядный,синхр сброс.

RST, CLK, EN, DIR, Y[1:4]

22

3-х разрядный регистр- сдвигатель вправо и влево(LR) на 1 разряд. прием из Х1при LOAD=1

CLK, LOAD,LR, SH,;

Х1[1-3], Y[1-3]

23

Регистр циклического сдвига влево или вправо ,3 разр

CLK, LOAD, SH,

Х1[1-3],,Y[1-3]-выход

24

n-разрядный регистр -сдвигатель вправо и влево(LR) на 1 разряд. n=4, прием из Х1при LOAD=1

CLK, LOAD,X1[1-4],LR, SH, Y[1-4]

25

Коммутатор 2х2(соединение типа каждый X с каждым Y, но соединение двух входов с одним и тем же выходом запрещено)

DIR, W1, W2, X1, X2, Y1, Y2

26

Однонаправленный одноразрядный коммутатор 3х3(любой вход X можно пропустить на любой выход Y)

W1, W2, W3, X1, X2, X3, Y1, Y2, Y3

27

Трех разрядное ФИФО на 4 слова

CLK, INF(0:3), RST,W_R,EN ,

OUTF(0:2),,FULL,EMPTY

28

Схема определения количества 1 в двоичном коде

Например в коде 0110 две единицы

X1[0:3], Y1[0:1]

29

Схема сравнения двух двухразрядных чисел Х со знаком (всего 3 разряда)

X1, X2(0:2),

Y1-равно,У2-больше,У3-меньше

30

Двоично-десятичный счётчик с синхронным сбросом

CLK, ЕN, RST, Y[1-4]

31

На входы Х1 и Х2 2-х разрядных сдвиговых регистров поступает поток битов. Схема сравнения выдает 1 на одном из трех выходов: Y1-равно. Y2-больше и Y3-меньше

X1, X2[0:1], clk, rst

, Y1, Y2,У3

32

АЛУ ,выполняет операции над 2 –х разрядными кодами со знаком . Операции И,ИЛИ,+,-

X1, X2, KOP, RSE(0:2)

, С-перенос

33

Устройство умножения трехразрядных чисел со знаком в дополнительном коде

Х1,Х2-(0:2)

У(0:4)

34

Стек на 4 двухразрядных слова у которого вх Х,

вых У

X1(0:3), clk,WR_RD,EN-входы;

У(0:3),full,empty-выходы

35

Схема перевода 5 разрядного двоичного кода в код Грея

Х,У(0:3)

36

Двухразрядное ФИФО на 7 слов

CLK, INF(0:1), RST,W_R,EN ,

OUTF(0:1),,FULL,EMPTY-

37

OЗУ на 10 восьмиразрядных слова, т.е 10х8

D_IN, D_OUT (0:7); ADR(0:3),CS,WR_RD

38

ПЗУ на 10 четырехбитных слова

ADR(0:3),D_OUT (0:3)

CS,WR_RD-выходы

39

Кодовый замок с последовательным вводом 3- разрядного кода. например если ввели 110 то D_OUT=1, При двух неверных попытках -тревога-T=1

CLK, D_i,EN, RST,

D_OUT,T

40

Преобразователь 3-х разрядного прямого кода в дополнительный. Первый слева разряд-знак

D_I,D_OUT (0:2)

41

ПЗУ на 4 трехбитных слова(4х3) с контролем по четности

ADR,D_OUT (0:2)

CS,WR,control

42

3-разрядный Арбитр последовательного обслуживания. Пример- приняли D_in=011,сначала D_out=2,потом D_out=3 ,потом D_out=2 и тд код.D_OUT=0 означает не надо обслуживать

CLK, , RST; D_OUT(0:1),

D_IN(0:2), LOAD,En

43

Счетчик по модулю 5

RST, CLK, EN; Y(1:3)

44

Реверсивный счетчик 3-разрядный

RST, CLK, EN, DIR; Y(1:3),

45

n-разрядный регистр- сдвигатель вправо и влево LR на 1 разряд. n=3. прием из Х1при LOAD=1

CLK,X1(0:2),LR, LOAD, SH, Y1, Y2, Y3

46

Кодовый замок с параллельным вводом 3- разрядного кода. Например если ввели 110, то D_OUT=1/

При двух неверных попытках-тревога-T=1

CLK, D_i,EN, RST, D_OUT,Т

47

Cхема распознавания адреса устройства(К)

Адрес (3 разр.) передается последовательным кодом вместе с двумя контрольными разрядами ( код Хэмминга, исправляющий одну ошибку)

CLK,RST,А,К=110,У

48

АЛУ над 2 –х разрядными параллельными кодами со знаком . Операции XOR,-,+,-

X1, X2, KOP, RSE(0:2),С

Все 3-х разрядные, С-перенос

49

Мультиплексор 4 -> 1 ,построенный из мультиплексоров 2-1

Х1, Х2, X3,Х4 SEL(0:2), Y

50

Узел шифрации шестнадцатиричного кода X на базе ПЗУ. Например буква А-1010 преобразуется в 0001, а В -1011 в 1101 и тп

Х,D_OUT (0:3),

CLK,CS,

51

OЗУ на 8 тpехбитных слова, т.е 8х3

D_IN ,D_OUT (0:2), ADR(0:3),

CS,WR_RD

52

Двухразрядный реверсивный счетчик на J-K триггерах cо сбросом и установкой

Триггер-J, K, CLK , R, S, Q, NQ

53

Cхема дешифратора 3-8 из двух дешифраторов 2 -> 4 с разрешающим входом(типа ИД14).

Х1, Х2,Х3, EN, Y1, Y2, Y3,У4,У5,У6,У7,У8

54

Счетчик Джонсона на 4 разряда, синхронный сброс

RST, CLK, EN,

Y(0 : 3)

55

Двухразрядный сумматор в доп.коде чисел со знаком

Со-выходной перенос

A, B(0:2), Ci, S(0:2), Co

56

. Схема дешифратора 3->6 построенная из двух 2 ->3

Дешифратор 2-3

-Х1, Х2, EN, вых:Y1, Y2, Y3

57

.Мультиплексор 6-1 построенный из двух мультиплексоров . 3 -> 1 с разрешающим входом

Мультиплексор 3-1

-Х1, Х2, X3, SEL(0:1), EN, Y

58

Схема исключающего . ИЛИ на 4 входа с Д- триггерным выходом., построенная из двухвходовых исключающее ИЛИ.

Х1, Х2,Х3,Х4, EN, Y, CLK

59

Одноразрядный сумматор, состоящий из 2 полусумматоров. Двухразрядный сумматор, построенный из них.

A, B, Ci, -вых:S, Co

60

D-триггер с разрешающим входом EN и синхронным сбросом. Регистр сдвига- трехразрядный, построенный из них.

Д-триггер

D, EN, CLK , R, Q, NQ

61

J-K триггер c синхронным сбросом. Трехразрядный счетчик, построенный из них.

JK-триггер

J, K, CLK , R, Q, NQ

62

D-триггер c асинхронным сбросом R и установкой S

Счетчик на 3 разряда, построенный из них

D-триггер

D, CLK , R,S, Q, NQ

63

D-триггер с синхронной установкой S и сбросом R.

Т-триггер ,построенный на его основе. и счетчик на 2 разряда из этих Т-триггеров

D-триггер

D, CLK , S, R,Q, NQ

64

T-триггер с асинхронным сбросом. Реверсивный Счетчик на 3 разряда, построенный из них.

Т-триггер

T, CLK , R, Q, NQ

65

Схема нормализации положительного вещественного числа Х

Мантисса 5 разряда, показатель 3 разряда

Х(0:7), Y(0:7)