Общее представление о плис Spartan-3 с архитектурой fpga

Фирма XILINX выпускает несколько типов ПЛИС с различными структурами (архитектурами). Данный лабораторный практикум в основном базируется на ПЛИС серии Spartan-3 с архитектурой FPGA, как на дешёвом (от 10$ за микросхему) семействе микросхем этой фирмы (подробнее см. [1─4] и список интернет - ресурсов в приложении В ).

Второй вариант второго задания практикума использует ПЛИС с архитектурой CPLD типа Cool Runner 2. Краткое описание ПЛИС Cool Runner-2 и отладочной платы на ее базе смотрите в материалах по второму заданию, более подробное- в литературе и интернет- источниках, а так же в каталоге кафедральной документации на лабораторные работы.

ПЛИС семейства Spartan-3 содержат 5 основных типов программируемых (конфигурируемых, настраиваемых пользователем) логических компонентов (блоков):

1. Конфигурируемый логический блок ─ КЛБ (CLB).

На базе КЛБ реализуются комбинационные и последовательностные схемы.

2. Блок ввода-вывода ─ БВВ (IOB).

БВВ осуществляет соединение выводов корпуса микросхемы с внутренними блоками. БВВ поддерживает большинство современных сигнальных стандартов (ТТЛ, КМОП и т.д.).

3. Блок памяти ─ Block RAM.

Каждый блок памяти может программироваться как одно или двух-портовое синхронное ОЗУ емкостью до 18 Кбит.

4. Блок умножителя ─ MUL. Встроенный умножитель на 18×18 бит.

5. Цифровой блок управления синхронизацией ─ DCM (Digital Clock Manager).

Кроме программируемых логических компонент (блоков), ПЛИС содержит и программируемые трассировочные ресурсы (межсоединения), которые осуществляют коммутацию логических блоков. Программируемые межсоединения имеют иерархическую структуру. Основным элементом этой иерархии служит главная трассировочная матрица ─ ГТМ (GRM – General Routing Matrix). Она представляет собой матрицу транзисторов, выполняющих функцию ключей.

Все программируемые элементы, включая ресурсы трассировки, управляются информацией, хранящейся в статическом ЗУ, являющемся частью ПЛИС. Эти коды загружаются из внешнего по отношению к ПЛИС ЗУ или ПЭВМ при включении питания и могут перезагружаться в процессе работы микросхемы.

Более подробно ниже рассмотрен только конфигурируемый логический блок (КЛБ ─ CLB). Как уже упоминалось выше, он содержит логические ресурсы, необходимые для реализации последовательностных или комбинационных схем. Например, в ПЛИС XC3S200 более 1000 КЛБ.

КЛБ состоит из секций (SLICE), сгруппированых в пары (SLICEM и SLICEL). Каждая пара имеет независимую цепь ускорения переноса.

Каждая секция содержит:

1. Два четырехвходовых логических элемента (функциональные генераторы), реализующих произвольную, т.е. задаваемую при программировании ПЛИС, логическую функцию. Термин LUT (Look Up Table─решающая таблица), используемый для их обозначения происходит от табличного способа реализации этих функций в ПЛИС.

2. Два триггера (FF ─ Flip Flop).

3. Мультиплексоры, применяемые для создания функций пяти или более переменных (MUX).

4. Логику ускоренного переноса (Carry chain).

Загружаемое при настройке ПЛИС ПЗУ 16 х 1 бит с четырехразрядным адресом является основой LUT. В микросхеме XC3S200 их более 4000. Кроме использования в качестве логических элементов, каждый LUT, расположенный в секции SLICEM, может быть также использован как синхронное ОЗУ емкостью 16×1 бит или как 16-битовый сдвиговый регистр. Более того, из двух LUT-элементов в рамках одной секции можно реализовать также однопортовое синхронное ОЗУ емкостью 16×2 бита или 32×1 бит либо двухпортовое синхронное ОЗУ емкостью 16×1 бит. Запоминающие элементы секции могут конфигурироваться в виде синхронных триггеров D-типа (DFF), чувствительных к фронту тактового сигнала или в виде триггеров-защелок (LATCH), чувствительных к уровню тактового сигнала.