2.Параметры проекта и настройки синтезатора

Сводка параметров проекта и

настройки синтезатора в проекте счетчика

Комментарий

---- Source Parameters

Input File Name : " dtrig.prj "

Input Format : mixed

Ignore Synthesis Constraint File : NO

---- Target Parameters

Output File Name : " dtrig"

Output Format : NGC

Target Device : xc3s200-4-ft256

Top Module Name : dtrig

---- Source Options

Top Module Name : dtrig

Automatic FSM Extraction : YES

FSM Encoding Algorithm : Auto

Safe Implementation : No

FSM Style : lut

RAM Extraction : Yes

RAM Style : Auto

ROM Extraction : Yes

Mux Style : Auto

Decoder Extraction : YES

Priority Encoder Extraction : YES

Shift Register Extraction : YES

Logical Shifter Extraction : YES

XOR Collapsing : YES

ROM Style : Auto

Mux Extraction : YES

Resource Sharing : YES

Asynchronous To Synchronous : NO

Multiplier Style : Аuto

Automatic Register Balancing : No

--имя и параметры проекта

Синтезатор при обработке исходного HDL текста настроен на обнаружение описаний автоматов (FSM)

задан автоматический выбор способа

кодирования их состояний, но их схемы без защиты от зависаний.

синтезатор настроен на обнаружение в HDL- описании блоков ОЗУ и ПЗУ

а также

дешифраторов, мультиплексоров

приоритетных шифраторов,

сдвиговых регистров и др. типовых узлов.

Синтезатор пытается совмещать ресурсы в схеме

но не балансирует регистры(задержки в конвейерных схемах, нет ретайминга)

Отчет синтезатора-настройки, касающиеся использованных схемотехнических приемов и оптимизационных усилий

Комментарий

---- Target Options

Add IO Buffers : YES

Global Maximum Fanout : 500

Add Generic Clock Buffer(BUFG) : 8

Register Duplication YES

Slice Packing : YES

Optimize Instantiated Primitives : NO

Use Clock Enable : Yes

Use Synchronous Set : Yes

Use Synchronous Reset : Yes

Pack IO Registers into IOBs : auto

Equivalent register Removal : YES

---- General Options------------------

Optimization Goal : Speed

Optimization Effort : 1

Library Search Order : counter.lso

Keep Hierarchy : NO

RTL Output : Yes

Global Optimization : AllClockNets

Read Cores : YES

Write Timing Constraints : NO

Cross Clock Analysis : NO

Hierarchy Separator : /

Bus Delimiter : <>

Case Specifier : maintain

Slice Utilization Ratio : 100

BRAM Utilization Ratio : 100

Verilog 2001 : YES

Auto BRAM Packing : NO

Slice Utilization Ratio Delta : 5

Синтезатор

добавляет буферы в/в в схему cчетчика, что увеличивает ее задержки

Коэффициент разветвления до 500

Ввод синхросигналов через спец.буфера

Дублируются регистры при их большой нагрузке

Старается использовать триггера

с разрешающим входом, синхронным (а не асинхронным)сбросом и установкой,

упаковывает триггера входных и –выходных сигналов схемы в буфера в/в ПЛИС

Синтезатор

строит максимально быструю схему,

затрачивая небольшие усилия для этого

Не соблюдает иерархию блоков проекта- схема строится россыпью

Старается использовать проектные IP-ядра

Символ / разделяет иерархические имена

внутренних сигналов, появляющихся в схеме , а <>-шин

Используется версия HDL Verilog 2001

Временные параметры полученной схемы счетчика

Комментарий

Speed Grade: -4

Minimum period 4.216ns

(MaximumFrequency: 237.192MHz)

Minimum input arrival time before clock:

No path found

Maximum output required time

After clock: 7.367ns

Maximum combinational path delay

: No path found

Класс использованной микросхемы по быстродействию=4 ( максимальное=5)

Тактовый период 4.216ns , если схема используется внутри ПЛИС, т.е. без буферов в/в.

Время предустановки входных сигналов

отсутствует

Выход стабилизируется после 7.367ns

( почти через такт) при выводе сигналов через буфера вывода