Внешние и внутренние сигналы модуля пзу

№ п.п	Обозначение сигнала	Назначение сигнала
1	MA (МАТ)	Сигналы на внешней шине адреса
2	MS	Сигнал выбора модуля ПЗУ (активный уровень – высокий)
3	( MR)	Сигнал считывания данных (активный уровень – низкий)
4	ERR	Сигнал ошибки (активный уровень – высокий)
5	MD(MDT)	Сигналы на внешней шине данных
6	MDO	Сигналы на внутренней шине данных
7	(ECS)	Сигнал разрешения выбора строк матрицы БИС ЗУ (активный уровень – низкий)
8	EWR	Сигнал записи адреса в регистр адреса
9	(OE)	Сигнал управления Z-состоянием на шине MD (активный уровень – низкий)
10	BA	Сигналы на внутренней шине адреса
11	CS	Сигналы на шине выбора строк матрицы БИС ЗУ
12	СС	Сигналы на шине контрольных разрядов

В скобках в таблице указаны синонимы сигналов ─ имена, использованные в описаниях для САПР и построенных с помощью САПР временных диаграмм.

* Значения , определяются в процессе проектирования

Рис. 1 – Временная диаграмма модуля ЗУ, построенная на 3-м курсе

Вариант описания уу пзу как схемы, построенной на базе микросхем серии кр1533 и с использованием счетчика кр1533ие18

Схема УУ ПЗУ, построенная студентом Симановским А.Ю. только на дискретных элементах, с использованием счетчика КР1533ИЕ18, представлена на рис. 3. Введены дополнительные сигналы, поступающие на этот вариант УУ: тактовый сигнал Clk и сигнал сброса Res (reset, CLR)

В современных проектах студенты имеют более простые задания. На входе ЗУ добавлен тактовый сигнал Clk и в некоторых проектах сигнал подтверждения подачи адреса AEN. Вся временная диаграмма входных сигналов привязана к тактам. Студенты не вводят дополнительный сигнал Res, а используют для указания начала очередного цикла ЗУ сигнал или AEN или комбинацию сигналов MS-MR.

Ниже приведено созданное студентом структурное описание этого УУ, построенного на микросхемах 1533 серии на языке VHDL:

entity control_unit is --модуль управления на счетчике КР1533ИЕ18

--входные сигналы: --clk – тактовый; --ms - сигнал выбора устройства

--(выбор модуля ПЗУ), активный уровень - высокий

--res - сигнал сброса модуля управления, активный уровень - высокий

--(сброс осуществляется при активном уровне Res по фронту clk)

--mr - сигнал чтения модуля ПЗУ, активный уровень - низкий

--выходные сигналы: --ewr - сигнал записи адреса в адресном блоке

--ecs - сигнал разрешения выбора строки матрицы ПЗУ, активный

--уровень - низкий

--oe - сигнал разрешения выдачи данных на шину md модуля ПЗУ,

--активный уровень - низкий

port (clk,ms: in bit:='0';res,mr: in bit:='1'; ewr: out bit:='0'; ecs, oe: out bit:='1'); end;

architecture structura of control_unit is

--компоненты, входящие в модуль управления

component kr1533la21 is -- 2-И-НЕ

port (x1,x2:in bit; y1: out bit:='1');

end component;

component kr1533ie18 is port --счетчик

(c2,ecr2,ect2,ewr2: in bit; d2 : in bit_vector(3 downto 0); r2:in bit; d_out2 : out bit_vector(3 downto 0); cr2:out bit);

end component;

component kr1533le10 is -- 2-ИЛИ-НЕ

port (x1,x2:in bit; y1: out bit:='0');

end component;

signal nms,stop,ewr_intr,reset,ct_load :bit;

signal ct_in,ct_out :bit_vector(3 downto 0);

signal nu1 :bit;--неиспользуемый сигнал

-- nms - инвертированный ms -- stop - сигнал остановки счетчика

-- ewr_intr - внутренний "образ" сигнала ewr

-- reset - инвертированный сигнал res

-- ct_load - сигнал разрешения загрузки счетчика

-- ct_in,ct_out - соответственно входные и выходные сигналы данных счетчика

begin

d1: kr1533la21 port map(ms,'1', nms);

d2: kr1533la21 port map(ct_out(1),ct_out(2), stop);

d3: kr1533la21 port map(res,'1',reset);

d4: kr1533le10 port map(nms,mr,ewr_intr);

d5: kr1533le10 port map(ewr_intr,reset,ct_load);

d6: kr1533ie18 port map(clk,stop,'1',ct_load,ct_in,'1',ct_out,nu1);

d7: kr1533le10 port map('0',stop,ecs);

ct_in(0)<='0';

ct_in(1)<='1';

ct_in(2)<=reset;

ct_in(3)<=reset;

oe<= ct_out(1);

ewr<=ewr_intr;

end;

На рис. 4 представлена временная диаграмма теста модели УУ, построенной на элементах 1533 серии.

Рис. 4. Временная диаграмма модуля ЗУ с УУ на дискретных элементах серии 1533,полученная при функциональном моделировании

При проектировании УУ ЗУ временную диаграмму работы устройства пришлось дискретизировать и разбить на несколько интервалов ─ тактов. Чем меньше интервал дискретизации, тем точнее ее представление, однако тем выше требования к быстродействию элементов, которые используются в УУ. Серия КР1533 имеет предельную частоту около 20 МГц. При такой низкой (период 50 нс) тактовой частоте, как это видно из рис.4, временную диаграмму ПЗУ пришлось бы разбить во времени на 7─8 тактов и пожертвовать быстродействием ПЗУ раза в 2─2,5 по сравнению с заданием (сравните с диаграммой на рис.2). Поэтому необходимо использовать в УУ либо более быстродействующую 1554- или 74 серию микросхем, либо перейти на ПЛИС. Экспериментировать с задержками позволяет моделирование. При использовании при моделировании библиотеки моделей микросхем серии 1533 уменьшение всех задержек элементов достигается простым уменьшением параметра Td, например, с 1 до 0,5. Тогда эти элементы становятся подобными микросхемам серии 74 фирмы Phillips.

После проверки схемы УУ моделированием она была синтезирована в элементном базисе ПЛИС Spartan-3. Система синтеза САПР оценила расход оборудования ПЛИC в 3 триггера, 7 LUT (все это менее 1 процента ресурсов микросхемы Spartan-3) и определила предельную тактовую частоту более 200 МГц, т.е. на порядок выше, чем это было в УУ на микросхемах К1533 серии. Иными словами, использование ПЛИС Spartan-3 позволяет реализовать УУ ЗУ на одной микросхеме без потери быстродействия ПЗУ.