2.2.10 Входной фильтр

Топологический элемент «Input Qualification», показанный на рис. 2.13, для GPIO0–63 ведет себя подобно входному фильтру низкой частоты на шумные входные сигналы. Его работу поясняет рис. 2.15, а управляет им пара дополнительных регистров показанных на рис. 2.16.

Рисунок 2.15 –Функция входного фильтра

Рисунок 2.16 – Регистры управления входными фильтрами

Регистры управления вводом/выводом просуммированы в таблице 2.2, а регистры данных в таблице 2.3.

Таблица 2.2 – Регистры управления

Регистр	Назначение
GPACTRL GPAQSEL1 GPAQSEL2 GPAMUX1 GPAMUX2 GPADIR GPAPUD	GPIO A Control Register [GPIO 0 – 31] GPIO A Qualifier Select 1 Register [GPIO 0 – 15] GPIO A Qualifier Select 2 Register [GPIO 16 – 31] GPIO A Mux1 Register [GPIO 0 – 15] GPIO A Mux2 Register [GPIO 16 – 31] GPIO A Direction Register [GPIO 0 – 31] GPIO A Pull–Up Disable Register [GPIO 0 – 31]
GPBCTRL GPBQSEL1 GPBQSEL2 GPBMUX1 GPBMUX2 GPBDIR GPBPUD	GPIO B Control Register [GPIO 32 – 63] GPIO B Qualifier Select 1 Register [GPIO 32 – 47] GPIO B Qualifier Select 2 Register [GPIO 48 – 63] GPIO B Mux1 Register [GPIO 32 – 47] GPIO B Mux2 Register [GPIO 48 – 63] GPIO B Direction Register [GPIO 32 – 63] GPIO B Pull–Up Disable Register [GPIO 32 – 63]
GPCMUX1 GPCMUX2 GPCDIR GPCPUD	GPIO C Mux1 Register [GPIO 64 – 79] GPIO C Mux2 Register [GPIO 80 – 87] GPIO C Direction Register [GPIO 64 – 87] GPIO C Pull–Up Disable Register [GPIO 64 – 87]

Таблица 2.3 – Регистры данных

Регистр	Назначение
GPADAT GPASET GPACLEAR GPATOGGLE	GPIO A Data Register [GPIO 0 – 31] GPIO A Data Set Register [GPIO 0 – 31] GPIO A Data Clear Register [GPIO 0 – 31] GPIO A Data Toggle [GPIO 0 – 31]
GPBDAT GPBSET GPBCLEAR GPBTOGGLE	GPIO B Data Register [GPIO 32 – 63] GPIO B Data Set Register [GPIO 32 – 63] GPIO B Data Clear Register [GPIO 32 –63] GPIO B Data Toggle [GPIO 32 – 63]
GPCDAT GPCSET GPCCLEAR GPCTOGGLE	GPIO C Data Register [GPIO 64 – 87] GPIO C Data Set Register [GPIO 64 – 87] GPIO C Data Clear Register [GPIO 64 – 87] GPIO C Data Toggle [GPIO 64 – 87]

2.2.11 Модуль тактового генератора

Прежде, чем начать использовать цифровых I/O, нам необходимо установить модуль тактового генератора F2833x. Как все современные процессоры, F2833x тактируется внешним значительно медленным тактовым генератором, чтобы уменьшить электромагнитное излучение.

Модуль тактового генератора показан на рисунке 2.17.

Внутренняя цепь PLL генерирует внутреннюю частоту. Стенд F28335 ControlCard в нашей лаборатории работает на частоте 20MHz. Для того, чтобы достичь внутренней частоты 100 MHz, мы должны использовать умножитель с коэффициентом 10, и делитель с модулем 2. Это осуществляется программированием управляющего регистра PLL (PLLCR).

Высокоскоростной предделитель–счетчик (HISPCP) и низкоскоростной предделитель–счетчик (LOSPCP) использованы в качестве дополнительных делителей тактовой серии. Выходы двух предделителей–счетчиков использованы для синхронизации периферийных устройств. Мы можем установить два предделителя–счетчика индивидуально и независимо. Регистры управления предделителями и подключением периферийных устройств показаны на рис.2.18.

Чтобы использовать периферийное устройство, мы должны разрешить его тактирование устанавливая битовые области в PCLKCRx регистре. Битовая область «GPIOIN_ENCLK» разрешает тактовый сигнал для входного фильтра квалификации. Если входная квалификация не используется, тогда, нет необходимости разрешать этот бит.

Необходимо иметь в виду что:

– сигнал «CLKIN» будет той же частоты как и сигнал с выхода ядра «SYSCLKOUT», который используется для внешнего интерфейса памяти, для синхронизации ePWMs и CAN–модуля;

– Watchdog модуль синхронизирован непосредственно внешним генератором;

– максимальная частота для внешнего генератора – 35MHz.

Рисунок 2.17 – Модуль тактового генератора

Рисунок 2.18 – Регистры управления тактовым генератором