2.2.2 Шинная система

Структура внутренних шин показана на рисунке 2.7.

Т. к. ядро TMS2833x – DSP, он должен быть способен читать как минимум два операнда из запоминающего устройства и перемещать их в центральный процессор в единственном машинном такте. Чтобы сделать так, F2833x имеет две независимые шинные системы, под названием «Шина программ» и «Шина Данных». Этот вид архитектуры микропроцессора называется «Гарвардская архитектура». F2833x способен читать операнды не только из запоминающего устройства данных, но и из программного запоминающего устройства, эта архитектура называется «модифицированной Гарвардской». «Байпас» внизу левой стороны рисунка 2.1 указывает этот дополнительный топологический элемент.

Кроме того, в F2833x все устройства внутри CPU соединяются третьей шинной системой, которая называется «Шина регистров», позволяющая очень быстро обмениваться данными между его параллельными математическими устройствами. Наконец, потому что модуль ПДП (DMA) может действовать аппаратно и независимо от ЦП, была добавлена для этой цели «Шина ПДП». Обратите внимание на мультиплексор объединяющий линии данных (D31–D0) и адреса (A19–A0). Это интерфейс для соединения внешних устройств с F2833x.

Рисунок 2.7 – Структура внутренних шин

(Примечание: Вы не можете обращаться к внешним программным шинным и шинам данных одновременно). В сравнении с единственным циклом для внутреннего доступа к двум 32–разрядным операндам, для обращения к внешней памяти потребуется, как минимум, 2 цикла, не принимая во внимание дополнительные циклы ожидания для более медленных внешних запоминающих устройств.

Шинная архитектура F2833x содержит:

– шину чтения программ (шина 22–разрядного адреса и шина 32–разрядных данных);

– шина чтения данных (шина 32–разрядного адреса и шина 32–разрядных данных);

– шина записи данных (шина 32–разрядного адреса и шина 32–разрядных данных);

– шина регистров (шина 32–разрядных данных и прямая адресация регистра);

32–битные шины данных позволяют за один цикл выполнять 32–битные операции. Эти несколько шинных архитектур, известные как Гарвардская Шинная Архитектура, позволяют F2833x :

– осуществлять выборку инструкций;

– читать первый операнд;

– записывать второй операнд в течение всего одного машинного такта. Все регистры управления периферийных устройств отображаются в карте памяти данных и могут быть доступны обычными инструкциями чтения/записи.

Для важных периферийных регистров, предусмотрены некоторые механизмы безопасности для предотвращения случайной модификации.

2.2.3 Структура памяти контроллера

Все секции внутренней памяти программ и данных расположены в едином адресном пространстве, (под названием «Унифицированная модель памяти»). Это позволяет конструктору выбирать определенную часть, которая используется в качестве секции кода или как секция данных. Карта памяти показана на рисунке 2.8.

Пространство памяти F2833x делится на пространство программ и пространство данных. Есть несколько различных типов памяти, которые могут быть использованы и для хранения программы и для данных. В их число входят независимые разделы флэш–памяти, однопортовое ОЗУ (SARAM– single access RAM ), однократно программируемая память (OTP) и загрузочное RОM. Последнее программируется на заводе процедурами загрузочного программного обеспечения и тригонометрическими таблицами, используемыми в математических алгоритмах. Ячейка памяти всегда 16 бит.

F2833x можете получить доступ к памяти, так внутри так и вне чипа. F2833x использует 32–битные адреса данных и 22–битные адреса программы. Это позволяет достичь общего адресного пространства в 4G слов (1 слово = 16 бит) данных и 4M слов программ. Блоки памяти на всех F2833x конструктивно равномерно распределены между программой, и данными. Карта памяти показывает разные блоки памяти, доступные для памяти программ и данных.

Энергонезависимая встроенная память состоит из FLASH–памяти, загрузочного ROM с 12 сброс–пуск опциями и однократно программируемой (OTP) области. FLASH и ОТР, как правило, используется для хранения кода программы управления и / или для хранения данных, которые должны быть доступны при сбросе. Для загрузки информации в флэш–память и OTP, используется специальная программа загрузки, которая является частью Texas Instruments Code Composer Design Studio и интегрирована в эту среду.

Энергозависимая память разделена на 10 областей, называемых M0, M1 и L0 – L7, которые могут быть использованы как в качестве памяти программ так и в качестве памяти данных. PF0, PF1 и PF2 являются блоками периферийных регистров, которые охватывают регистры управления и статуса всех периферийных устройств («Memory Mapped Регистры»).

Рисунок 2.8 – Карта памяти