Логічне проектування тригерної схеми
Теоретичні відомості
Основою послідовних логічних пристроїв (пристроїв з пам’яттю) є тригери. Тригер забезпечує запам’ятовування елементарного об’єму дискретної інформації – 1 біт.
Тригери (від англійського trigger) - це спускові імпульсні пристрої з позитивним зворотним зв`язком, що мають два сталих стани рівноваги ("1" та "0") і можуть переходити із одного стану в інший під дією сигналу, який перевищує за значенням деякий рівень − поріг спрацьовування пристрою
Стан тригера та значення двійкової
інформації, що зберігається, визначаються
прямим та
інверсним
вихідними сигналами. Якщо на прямому
виході
є потенціал, який відповідає логічній
1, то тригер знаходиться в одиничному
стані (при цьому потенціал на інверсному
виході
відповідає логічному 0). В протилежному
випадку тригер знаходиться в нульовому
стані.
Тригери можуть бути побудовані на напівпровідникових приладах, які мають ділянку з негативною крутістю характеристики (наприклад, на тиристорах). Сучасні тригери, як правило, будують на основі двокаскадних підсилювачів з додатним зворотним зв’язком. Тригери в інтегральному виконанні будують на логічних цифрових елементах.
Використовуються тригери для наступних цілей:
1) перетворення імпульсу довільної форми у прямокутну, тобто застосовуються як формувачі імпульсів прямокутної форми (тригери Шмітта);
2) створення електронних реле;
3) створення пристроїв підрахунку імпульсів і ділення частоти надходження імпульсів;
4) зберігання інформації у двійковому коді.
У загальному випадку тригер складаються з логічного пристрою керування та бістабільного елемента (власне тригера) як комірки пам’яті. Є велика кількість різноманітних схем тригерів з різними функціональними можливостями.
Узагальнена структурна схема тригера зображена на рис. 3.1.
Рисунок 3.1 − Структурна схема тригера
Пристрій керування призначений для перетворення сигналів, що надходять до входів Аі, у вигляд, придатний для керування бістабільним елементом − тригером.
Для забезпечення надійного перемикання тригерів для деяких типів тригерів повинні бути застосовані затримки. Для цієї мети часто використовують аналогічний бістабільним елемент. Тригера такого типу називають MS-структурою ("master" - "slave"). Інформація до вихідного запам'ятовуючого елемента в цьому заноситься лише після встановлення стабільного стану (закінчення перехідних процесів) вхідного запам'ятовуючого елемента.
За
способом занесення інформації тригери
поділяються на асинхронні, що змінюють
свій стан одразу після надходження
сигналу на певний інформаційний вхід,
і синхронні (тактовані), які спрацьовують
не тільки за наявності сигналів на
інформаційних входах, а лише після
надходження синхронізуючого (тактового)
сигналу на певний вхід синхронізації.
Схеми тригерів можна розділити на
декілька типів: зі 
встановлюючими
входами – RS-тригер, з лічильним входом
– Т-тригер, тригер-затримки − D-тригер,
а також JK-тригер та інші.
Закони функціонування тригерів задаються таблицями переходів з компактним записом, при якому в стовбці стану може бути вказано, що новий стан співпадає з попереднім або є його запереченням [8].
JK- синхронний тригер MS структури з одним інвертором
JK-тригер працює так само як RS-тригер, з одним лише винятком: при подачі логічної одиниці на обидва входи "J" і "K" стан виходу тригера змінюється на протилежне. Вхід J (від англ. Jump — стрибок) аналогічний входу S у RS-тригера. Вхід K (від англ. Kill — вбити) аналогічний входу R у RS-тригера. При подачі одиниці на вхід J і нуля на вхід K вихідний стан тригера стає рівним логічній одиниці. А при подачі одиниці на вхід K і нуля на вхід J вихідна стан тригера стає рівним логічному нулю. JK-тригер на відмінну від RS-тригера не має заборонених станів на основних входах (таблиця 3.1).
На практиці застосовуються лише синхронні JK-тригери, тобто стан у основних входів J і K враховуються лише в момент тактування, наприклад по позитивному фронту імпульсу на вході синхронізації (рис. 3.2).
Таблиця 3.1 – Таблиця переходів JK-тригера
-
J
K
Q(t+1)
0
0
0
1
1
1
0
0
1
1
На базі JK-тригера можливо побудувати D-тригер або Т-тригер. Як можна бачити в таблиці істинності JK-тригера, він переходить в інверсний стан щоразу при одночасній подачі на входи J і K логічної 1. Ця властивість дозволяє створити на базі JK-тригера Т-тригер, об'єднавши входи J і K.
а) б)
Рисунок 3.2
− Схема синхронного JK-тригера ( а ),
та умовне позначення ( б )
Алгоритм функціонування JK-тригера можна представити формулою
(3.1)
Варіант схеми такого тригера MS-типу зображено на рис. 3.3, а. Як видно з діаграми (рис. 3.3,б), такий тригер після надходження на вхід С фронту ТІ (тактового імпульсу) не реагує на змінення інформації на його входах
а)
б)
Рисунок 3.3 − Схема синхронного JK-тригера MS-типу ( а ), діаграма роботи ( б ) та умовне позначення ( в )
Логічне
проектування тригерної схеми
Таблиця 3.2 – Завдання, для проектування тригерної схеми
Тип тригера |
Особливості побудов |
Таблиця переходів |
Базис |
|||
X1(t) |
X2(t) |
X3(t) |
Q(t+1) |
|||
JK-синхронний
|
MS-структури з одним інвертором |
0 |
0 |
0 |
Q(t) |
І – НІ
|
0 |
0 |
1 |
0 |
|||
0 |
1 |
0 |
0 |
|||
0 |
1 |
1 |
Q(t) |
|||
1 |
0 |
0 |
1 |
|||
1 |
0 |
1 |
1 |
|||
1 |
1 |
0 |
Q(t) |
|||
1 |
1 |
1 |
0 |
|||
Враховуючи, яким повинен бути стан тригерної комірки залежно від комбінації вхідних сигналів, (див. таблицю 3.1 переходів) перетворюємо таблицю переходів таким чином:
Таблиця 3.3 – Перетворена таблиця переходів JK- тригера
-
X1(t)
X2(t)
X3(t)
Q(t+1)
J
K
0
0
0
Q(t)
0
0
0
0
1
0
0
1
0
1
0
0
0
1
0
1
1
Q(t)
0
0
1
0
0
1
1
0
1
0
1
1
1
0
1
1
0
Q(t)
0
0
1
1
1
0
0
1
За допомогою діаграм Вейча мінімізуємо функції J (див.рис. 3.4) та K (див. рис. 3.5) і переводимо в базис І-НІ:
|
x |
|
|
|
x1 |
|
|
1 |
1 |
|
|
|
|
|
|
|
x3 |
|
|
2Рисунок 3.4 − Мінімізація логічної функції J
. (3.2)
|
x |
|
|
|
x1 |
|
1 |
|
|
|
1 |
|
1 |
|
|
|
x3 |
|
|
2Рисунок 3.5 − Мінімізація логічної функції K
(3.3)
Схема JK тригера MS-структури з одним інвертором представлена в додатку Ж, часові діаграми її роботи – в додатку З.
Синтез
стандартного D-тригера на базі
нестандартної тригерної комірки
Тригером D-типу, що відомий у літературі під назвою "тригера затримки", називають елементарний автомат з одним інформаційним входом.
Цей пристрій має два входи: D − інформаційний та С − тактовий (синхронізуючий): D-тригер синхронний. А це значить, що інформація, яка надходить на вхід D, запам’ятовується лише при надходженні синхронізуючого імпульсу на вхід С, тобто із затримкою на час надходження останнього. Тому D-тригер і називають тригером затримки.
На рис. 3.6 відображена структура синхронного D-тригера, яка широко використовується для побудови регістрів та в пристроях керування, умовне позначення і часові діаграми його роботи.
Таблиця переходів D-тригера наведена в таблиці 3.4.
Синхронний D-тригер із синхронним керуванням можна отримати з JK–тригера, якщо на вхід K подати інвертований сигнал J.
а)
б) в)
Рисунок 3.6 – Схема синхронного D –тригера в базисі І-НІ (а), умовне позначення (б), діаграми роботи (в)
Таблиця 3.4 – Таблиця переходів D –тригера
-
D
з 0 в 0
з 0 в 1
з 1 в 0
з 1 в 1
0
1
0
1
Використовуючи таблицю переходів, представимо схему перетворень відповідно до варіанту у таблиці.
Таблиця 3.5 – Перетворена таблиця для синтезу D –тригера
-
№
X1
X1
X2
Х3
Q(t+1)
D
0
0
0
0
0
0
0
1
0
0
0
1
0
0
2
0
0
1
0
0
0
3
0
0
1
1
0
1
4
0
1
0
0
1
1
5
0
1
0
1
1
1
6
0
1
1
0
1
0
7
0
1
1
1
0
0
8
1
0
0
0
0
0
9
1
0
0
1
0
0
10
1
0
1
0
0
0
11
1
0
1
1
0
1
12
1
1
0
0
1
1
13
1
1
0
1
1
1
14
1
1
1
0
1
0
15
1
1
1
1
0
0
За допомогою діаграм Вейча мінімізуємо дану функцію:
1 |
1 |
|
|
|
12 |
13 |
9 |
8 |
|
|
1 |
|
|
14 |
15 |
11 |
10 |
|
|
1 |
|
6 |
7 |
3 |
2 |
|
1 |
1 |
|
|
|
4 |
5 |
1 |
0 |
Рис.3.7
− Мінімізація логічної функції D
|
x 2 |
|
|
|
x1 |
|
|
1 |
1 |
|
|
1 |
|
|
|
|
x3 |
|
|
(3.4)
Приводимо функцію D до заданого базису І-НІ:
(3.5)
Схема D тригера представлена в додатку К, часові діаграми її роботи – в додатку Л.
