Мікроархітектура процесорів k7

В 1999 розроблений, який наз. ATHLON, має створити конкуренцію Р3. Основні переваги:

• Новий блок для цілочисельних обчислень(виконує 3 інструкції за 1 такт)

• Блок обчислення з плаваючою комою мав 3 різні конвеєри

• Системна шина EV6, передача по 2 фронтам тактового сигналу що дозволяло збільшити тактову частоту в 2 рази

• Кешу памяті 1 рівня – 128кб,

• Розширений набір інструкцій

• Кеш память 2 рівня-512кб, працює на ½ частоті або на повній.

В 2000 на основі процесора ATHLON був розроблений DURON, що має створити конкуренцію більш дешевим Celeron-ам, кеш 1 рівня був зменшений до 64 кб, всі інші параметри відповідають ATHLONy, і використовувався до 2004.

Мікроархітектура процесорів k8

На початку 2000 AMD розробила 64-розрядне ядро процесора, ядро називається ATHLON64, воно мало стати основою для процесора конкурентів Р4. В 2004 був розроблений Semptron,який базується на цьому ядрі, він мав 2 перевагі:

1. Інтегрований в ядро процесора контролер памяті, який працює на частоті ядра

2. З материнської плати зник північний міст, що дозволило зменшити затримки при звертанні до ОП.

ПК фірми Cyrix

• Американська компанія, яка виробила МП але її МП не витримали конкуренції з Intel I AMD. Першим виробом 1989 року став математичний співпроцесор Fastmath, ще на 50% був потужніший за Intel-овський. В1992 були випущені процесори які називаються 486SLC і DLS, які за потужністю відповідали процесору Intel 386 і з 1995 намагалися конкурувати з Intel, в цьому році випустила процесор, який за потужністю перевищував 486 і створював конкурентоспроможність(низька ціна, але не підтримував обробки графіки). 1996 врахувала попередні помилки і розробила MediaGX, який працював на частотах 333 мГц і підтримував технологію ММХ, саме виникнення цих процесорів спонукало Intel виробляти Celeron.Cyrix була закрита і стала фірма VIA.

Кешування

Ар-ра 32-розрядного процесора містила ряд засобів для кешування памяті. Це 2-рівневий кеш інструкцій і даних, буфер асоціативної трансляції, блок посторінкової пере адресації і буфери запису. В 64-розрядних процесорах ця ар-ра була додана кеш 3 рівня.

Принципи кешування

Схеми запису та оновлення інформації в кеш та ОП

Основна пам'ять реалізовувалася на відносно повільній динамічній памяті і звернення до неї процесора призводить до збоїв. Статична пам'ять яка побудована на тригерах, тому працює на рівні з процесором за швидкістю. В сучасному ПК кеш будується на 2 або 3 рівневій системі, перевищений кеш вбудований процесором і має невеликий обсяг,і для організації великого кешу є 2 ар-ри:Гарвардська і Принстонська. Кеш 3 рівня розташовується в картриджі. Дані з ОП невеликими обсягами завантажуються в кеш, звідки знищуються.

а). наскрізний запис б). буферизований наскрізний запис

в). зворотній запис

В залежності від способу визначення відповідності рядку кеша в ділянці основної памяті розроблено 3 форми кеш памяті:

1. Прямого відображення

2. Набірно-асоціативний

3. Повністю асоціативний

Кеш прямого відображення

а). відображення основної пам’яті на кеш-память б). читання даних

а). відображення

основної пам’яті

на кеш-память

б). читання даних

В цій ар-рі основна пам'ять умовно розбивається на сторінки, розмір яких співпадає з розміром КЕШ. Кеш і умовні сторінки основної пам’яті поділяються на рядки і кожен рядок кешу відображає відповідний рядок зі сторінки основної пам’яті, але оскільки об’єм основної пам’яті значно більшої за кеш. На кожну сторінку кеша може претендувати кілька блоків основної пам’яті з однаковою частиною молодшої адреси. Кожна сторінка мала містити в кожен момент лише 1 блок і кожен рядок цієї сторінки могла містити 1 рядок основної пам’яті. № цієї сторінки визначається індексом, а теж містить інф-ю про те який блок ОП знаходиться в кеші. Такий кеш має досить просту програмну реалізацію і використовується в кушах 2 і 3 рівня, але він має 1 суттєвий недолік, якщо в процесі виконання програми процесору треба блоки основної пам’яті, зміщення 1 відносно 1 на величину кратну сторінці, то виникне череда кеш промахів і також перемикання сторінок з більшою ймовірністю кеш промахів при використанні багатопроцесорних систем.

Набірно-асоціативний кеш

НАбірно-асоціативна ар-ра дозволяє кожному блоку основної памяті претендувати на 1 з кількох рядків кеш, які об’єднується в набори. В кожному наборі є к-сть рядків кратна 2-ом і ця ар-ра містить кілька каналів прямого відображення, яка працює паралельно та погодженням і рішення про те, який блок даних розміщувати в якому рядку приймає контролер кешу. № набору визначає № блоку з якого дані завантажені, а необхідний рядок в цьому блоці визначається порівнянням № тегів, завдяки цьому в кеші могли зберігати кілька однойменних рядків з різних сторінок. Зазначена ар-ра потребує невеликих апаратних затрат, є більш гнучкою ніж кеш прямого відображення, і тому досить розповсюджена в кешах 1 рівня.

Асоціативний кеш

Цей кеш є найбільш універсальним з точки зору зберігання в ньому будь – яких блоків ін.-ції. Навідміну від всіх інших ар-р будь-який рядок асоціативного кешу могла зберігати будь-який блок з основної памяті,що значно підвищує продуктивність. № блоку визначається старшими розрядами тега, № рядка-молодшими розрядами тега, зміщення означає розміщення даних в рядку. В ньому для знаходження потрібних даних порівнюється старші адреси всіх тегів, це робиться паралельно для зменшення часу доступу, але не дивлячись на те, що він дуже ефективний, йому притаманна складність організації, через це він дуже дорогий, тому використовується в процесорах Intel,Pentium3 I Pentium 4.