Процедура записи данных в цап
Временная диаграмма процедуры записи данных в ЦАП AD7538 (DD22) изображена на рисунке 4. Процессор на линиях SA0-15 шины адреса выставляет адрес устройства – исполнителя. Дешифратор адреса через 46 нс выдает сигнал ADR4, который поступает на вход 2 микросхемы DD14, реализующую логику «И». Сигнал IOW выставляется на шине управления через 91 нс[10] после выставления сигналов SA0-15, подается на вход 9 микросхемы DD44, усиливается, проходя через повторитель и, с задержкой в нем на 8 нс[1], поступает на вход 1 микросхемы DD14, реализующую логику «И». После этого, через 14 нс[1], с выхода 1 микросхемы DD14 выходит сигнал IOW^ADR который поступает на вход 21 ЦАП DD22, тем самым разрешая запись данных. Этот же сигнал поступает на вход 12 микросхемы DD43 затем на вход 9 микросхемы DD42. С выхода 8 которого на линию IO CH RDY.Данные на линиях SD0-7 шины данных процессор выставляет вместе с адресом устройства. Усиливаясь в микросхемах DD1 с задержкой в 8 нс[1], они проходят на информационные входы 6-11 микросхемы DD22. На входы 12-19 сигналы приходят с выходов регистра DD12, в который были предварительно записаны данные. Процессор снимает сигналы SA0-15 с шины адреса и сигналы SD c шины данных через 11 нс[10] после снятия сигнала записи[10]. Сигнал запись снимается с приходом сигнала IO CH RDY.
Рис. 4 Временная диаграмма записи данных в ЦАП
Символом * указаны временные параметры протокола ISA
Время на дешифрацию адреса рассчитывается, остальные временные характеристики взяты из технических характеристик микросхем [1].
Процедура чтения данных с буферов
Временная диаграмма процедуры чтения данных с буферов КР1533АП14 (DD15-DD18) изображена на рисунке 5. Процессор на линиях SA0-15 шины адреса выставляет адрес устройства – исполнителя. Дешифратор адреса через 46 нс выдает сигнал ADR2, который поступает на вход 2 микросхемы DD13, реализующую логику «И». Через 91 нс. [10] после выставления адреса, процессор выдает командный сигнал чтения IOR, который поступает на вход 5 микросхемы DD44, проходя через микросхему с задержкой 8 нс[1] сигнал усиливается. Далее усиленный сигнал поступает на вход 1 микросхемы DD13, реализующую логику «И» в которой формируется сигнал ADR1^IOR в течение 14 нс[1]. Данный сигнал поступает на входы 1, 19 микросхемы буфера DD15. Этот же сигнал поступает на вход 11 микросхемы DD9 затем на вход 5, затем на вход 9 микросхемы DD43 после чего на вход 5 элемента с открытым коллектором DD42. C выхода 6 микросхемы DD42 сигнал поступает на шину управления на линию IO CH RDY. Информация с буфера выставляется на шину данных через 25 нс [1] после получения сигнала чтения ADR1^IOR. Сигнал адреса снимается с линий SA 0-15 через 11 нс[10] после снятия команды чтения которая снимается через время t зад.
Рис. 5 Временная диаграмма чтения данных с буфера
Символом * указаны временные параметры протокола ISA
Время t зад и время на дешифрацию адреса рассчитываются, остальные временные характеристики взяты из технических характеристик микросхем[1].
Процедура чтения данных с буферов DD16-DD18 аналогична чтению данных с буфера DD15.
Для коммутации сигналов по уровню в качестве оптогальванической развязки на входе используются микросхемы К293ЛП6Р и К293ЛП1. Для коммутации сигналов по уровню в качестве оптогальванической развязки на выходе используется микросхема К293ЛП6Р, т. к. выбранная микросхема не удовлетворяет требуемым параметрам выходных сигналов используем ее для управления мощным ключом на базе полевого транзистора n типа RFP8N20L.
Дешифратор адреса разработан на базе микросхем "Исключающее ИЛИ". В состав ДА входят: задатчик адреса (ЗА), схема сравнения и схема дешифратора (DC). Задатчик адреса предназначен для задания адреса модуля, выбираемого из адресного пространства ША. Задание адреса обеспечивается формированием кода соответствующей разрядности. В данной схеме задатчик адреса выполнен на 10-разрядной сборке микропереключателей SA1 и 4-разрядной сборке микропереключателей SA2. Разомкнутое состояние контактов обеспечивает подачу через резисторы RR1 на входы микросхем логических «1». При замыкании контактов микропереключателей на соответствующих входах устанавливается логический «0». В схеме сравнения сравнивается адрес модуля с ЗА и адрес, выставляемый в данный момент процессором на ША. При равенстве кодов формируется сигнал разрешения дешифрации (РД), который выдаётся в схему DC. Схема сравнения выполнена на микросхемах DD2 - DD4, DD7 «Исключающее ИЛИ» и D5, D6 «И-НЕ». DC дешифрирует двоичный код адреса, подаваемый на его входы, в сигналы ADR выбора элементов в данном модуле. Линии ША, подаваемые на вход DC, определяют адреса занимаемые элементами модуля в адресном пространстве устройств ввода/вывода. В качестве схемы DC (DD8) был выбран дешифратор - демультиплексор 3 на 8 КР1533ИД7.