2. Разработка принципиальной электрической схемы на дискретных компонентах
2.1 Основные особенности
Модуль ввода/вывода аналоговых, дискретных и импульсных сигналов разработан на базе микросхем серии КР1533. Маломощные быстродействующие цифровые интегральные микросхемы серии КР1533 предназначены для организации высокоскоростного обмена и обработки цифровой информации, временного и электрического согласования сигналов в вычислительных системах. Микросхемы серии КР1533 обладают минимальным значением произведения быстродействия на рассеиваемую мощность.
2.2 Описание принципиальной схемы
Принципиальная схема модуля представлена на чертеже КП.2068.998-26-09-00.00.000.Э3.
Обозначения элементов представленных на принципиальной схеме приведены в спецификации КП-2068.998-26-09-00.00.000ПЭ.
Управление модулем осуществляется на основе стандартных протоколов интерфейса ISA.
Используемые сигналы управления:
Сигнал I/OR(I/O Read – чтение устройства ввода/вывода) активный уровень низкий
Сигнал I/OW(I/O Write – запись в устройство ввода/вывода) активный уровень низкий
Сигнал RESET DRV (Reset Driver – Сброс Устройства) активный уровень высокий
Сигнал прерывания IRQ. Запрос на прерывание вырабатывается при переходе сигнала с низкого уровня на высокий.
Реализуемые процедуры:
Чтение данных с регистра
Запись данных в регистр
Чтение данных с АЦП
Запись данных в ЦАП
Чтение данных с буфера
Процедура чтения данных с регистра
Временная диаграмма процедуры чтения данных с регистра КР1533ИР23 (DD23, DD24) изображена на рисунке 1. Процессор на линиях SA0-15 шины адреса выставляет адрес устройства – исполнителя. Дешифратор адреса через 46 нс выдает сигнал ADR0, который поступает на вход 5 микросхемы DD14, реализующую логику «И». Через 91 нс. [10] после выставления адреса, процессор выдает командный сигнал чтения IOR, который поступает на вход 5 микросхемы DD44, проходя через микросхему с задержкой 8 нс[1] сигнал усиливается. Далее усиленный сигнал поступает на вход 4 микросхемы DD14, реализующую логику «И» в которой формируется сигнал ADR1^IOR в течение 14 нс[1]. Данный сигнал поступает на вход 1 микросхемы регистра DD23. Этот же сигнал поступает на вход 2 затем на вход 6, затем на вход 9 микросхемы DD43 после чего на вход 5 элемента с открытым коллектором DD42. C выхода 6 микросхемы DD42 сигнал поступает на шину управления на линию IO CH RDY. Информация с регистра выставляется на шину данных через 18 нс [1] после получения сигнала чтения ADR1^IOR. Сигнал адреса снимается с линий SA 0-15 через 11 нс[10] после снятия команды чтения которая снимается через время t зад.
Рис. 1 Временная диаграмма чтения данных с регистра
Символом * указаны временные параметры протокола ISA
Остальные временные задержки рассчитываются.
Процедура чтения данных с регистра DD24 аналогична чтению данных с регистра DD23.
Процедура записи данных в регистр
Временная диаграмма процедуры записи данных в регистр КР1533ИР23 (DD10, DD11, DD12) изображена на рисунке 2. Процессор на линиях SA0-15 шины адреса выставляет адрес устройства – исполнителя. Дешифратор адреса через 46 нс выдает сигнал ADR0, который поступает на вход 3 микросхемы DD9, реализующую логику «И». Сигнал IOW выставляется на шине управления через 91 нс[10] после выставления сигналов SA0-15, подается на вход 9 микросхемы DD44, усиливается, проходя через повторитель и, с задержкой в нем на 8 нс[1], поступает на вход 2 микросхемы DD9, реализующую логику «И». После этого, через 14 нс[1], с выхода 1 микросхемы DD9 выходит сигнал IOW^ADR который поступает на вход 11 регистра DD10, тем самым разрешая запись данных. Этот же сигнал поступает на вход 11 (13) микросхемы DD42. С выхода 10(12) которого на линию IO CH RDY. Данные на линиях SD0-7 шины данных процессор выставляет вместе с адресом устройства. Усиливаясь в микросхемах DD1 с задержкой в 8 нс[1], они проходят на информационные входы 3, 4, 7, 8, 13, 14, 17, 18 микросхемы DD10. Процессор снимает сигналы SA0-15 с шины адреса и сигналы SD c шины данных через 11 нс[10] после снятия сигнала записи[10]. Сигнал запись снимается с приходом сигнала IO CH RDY.
Рис. 2 Временная диаграмма записи данных в регистр
Символом * указаны временные параметры протокола ISA
Временные характеристики рассчитывается.
Процедура записи данных в регистрs DD11, DD12 аналогична записи данных в регистра DD10.
Процедура чтения данных с АЦП
Временная диаграмма процедуры чтения данных с АЦП (DD21) изображена на рисунке 3. Процессор на линиях SA0-15 шины адреса выставляет адрес устройства – исполнителя. Дешифратор адреса через 46 нс выдает сигнал ADR6, который поступает на вход 10 микросхемы DD13, реализующую логику «И». Через 91 нс. [10] после выставления адреса, процессор выдает командный сигнал чтения IOR, который поступает на вход 9 микросхемы DD44, проходя через микросхему с задержкой 8 нс[1] сигнал усиливается. Далее усиленный сигнал поступает на вход 4 микросхемы DD13, реализующую логику «И» в которой формируется сигнал ADR1^IOR в течение 14 нс[1]. Данный сигнал поступает на вход 14 микросхемы АЦП DD21. Этот же сигнал поступает на вход 3 микросхемы DD42 затем на вход 13 микросхемы DD44 затем на входа 12, 13 микросхемы DD13 затем на вход 3 микросхемы DD45, затем на вход 8 микросхемы DD43 после чего на вход 5 элемента с открытым коллектором DD42. C выхода 6 микросхемы DD42 сигнал поступает на шину управления на линию IO CH RDY. Информация с АЦП выставляется на шину данных через 40 нс после получения сигнала чтения ADR1^IOR [1] через 30 нс приходит сигнал HBEN (выбор старшего байта) через 40 нс на шину данных выставляются оставшиеся разряды. Сигнал адреса снимается с линий SA 0-15 через 11 нс[10] после снятия команды чтения которая снимается через время t зад.
Рис. 3 Временная диаграмма чтения данных с АЦП
Символом * указаны временные параметры протокола ISA
Временные параметры рассчитывается.