Оглавление

ВВЕДЕНИЕ 5

1. РАЗРАБОТКА СТРУКТУРНОЙ СХЕМЫ 6

2. РАЗРАБОТКА ПРИНЦИПИАЛЬНОЙ ЭЛЕКТРИЧЕСКОЙ СХЕМЫ НА ДИСКРЕТНЫХ КОМПОНЕНТАХ 8

2.1 Основные особенности 8

2.2 Описание принципиальной схемы 8

Процедура чтения данных с регистра 9

Процедура записи данных в регистр 9

Процедура записи данных в ЦАП 12

Процедура чтения данных с буферов 13

3. РАЗРАБОТКА ПРИНЦИПИАЛЬНОЙ ЭЛЕКТРИЧЕСКОЙ СХЕМЫ НА ПЛИС 15

4. РАСЧЕТ ЭЛЕМЕНТОВ 21

ЗАКЛЮЧЕНИЕ 30

СПИСОК ЛИТЕРАТУРЫ 31

Введение

Одним из наиболее актуальных направлений технического прогресса является автоматизация технологических процессов, которая является одним из решающих факторов улучшения качества продукции, повышения производительности и улучшения условий труда. Все существующие и строящиеся промышленные объекты в той или иной степени оснащаются средствами автоматизации.

Современные системы программного управления технологическим оборудованием проектируются на основе модульного принципа построения, предусматривающего выполнение всех модулей системы как функционально законченных элементов. При этом необходимо обеспечить функциональную, электрическую и механическую совместимость модулей в системе.

Целью курсового проекта является проектирование Модуля ввода/вывода аналоговых, дискретных и импульсных сигналов для интерфейса ISA. В процессе выполнения проекта производится разработка ввода/вывода аналоговых, дискретных и импульсных сигналов. Модули ввода-вывода предназначены для преобразования различных сигналов в цифровую форму и взаимодействия с контроллером через шину данных. Каждый модуль представляет собой съемное интерфейсное устройство.

Задачи:

• Разработка структурной схемы модуля

• Разработка принципиальной схемы модуля на дискретных компонентах

• Разработка принципиальной схемы модуля на ПЛИС

Данный модуль управляет технологическим оборудованием с характеристиками: 2 аналоговых входа, 1 аналоговый выход, 14 дискретных входов, 14 дискретных выходов

1. Разработка структурной схемы

Структурная схема модуля представлена на чертеже КП.2068.998-26-09-00.00.000.Э1.

В состав проектируемого модуля входят следующие электронные компоненты:

1. Дешифратор адреса

2. Регистры входные

3. Регистры выходные

4. ЦАП

5. АЦП

6. Счетчики

7. Схема управления

8. Оптогальваническая развязка

Назначение структурных блоков

Для выбора адресуемых элементов используется дешифратор адреса, выполненный на микросхемах:

• "Исключающее ИЛИ" - DD2-DD4, DD7;

• "8И-НЕ" -DD5;

• "4И-НЕ" -DD6;

• дешифратора 3*8 - DD8.

В интерфейсе используется 16 разрядная шина адреса. Задание адреса для выбора адресуемых элементов представлено в таблице 1.

Таблица 1. Таблица адресов

Элемент

Адресные сигналы

А15

А14

А13

А12

А11

А10

А9

А8

А7

А6

А5

А4

А3

А2

А1

А0

RG1

х

х

х

х

х

х

х

х

х

х

х

х

х

0

0

0

RG2

х

х

х

х

х

х

х

х

х

х

х

х

х

0

0

1

RG3

х

х

х

х

х

х

х

х

х

х

х

х

х

0

0

0

RG4

х

х

х

х

х

х

х

х

х

х

х

х

х

0

0

1

BF1

х

х

х

х

х

х

х

х

х

х

х

х

х

0

1

0

BF2

х

х

х

х

х

х

х

х

х

х

х

х

х

0

1

1

ЦАП

х

х

х

х

х

х

х

х

х

х

х

х

х

1

0

0

АЦП

х

х

х

х

х

х

х

х

х

х

х

х

х

1

1

1

RG5

х

х

х

х

х

х

х

х

х

х

х

х

х

1

0

1

Где х - задается на этапе разработки программного обеспечения

В интерфейсе используется 8 разрядная шина данных. Для ввода 14 дискретных сигналов используются 2 регистра разрядностью 8 бит - микросхемы DD23, DD24. Ввод сигналов осуществляется за 2 цикла. На входы данных регистра RG1 подаются 7 бит данных, оставшиеся 7 бит подаются на входы данных регистра RG2. Обращение к регистрам осуществляется через логический элемент на входы которого подается сигнал с дешифратора адреса (таблица 1) и сигнал IOR с шины управления. С этого же элемента сигнал через схему задержки поступает на линию ответа I/O CH RDY, т. к используется асинхронный обмен.

Для вывода 14 дискретных сигналов используются 2 регистра разрядностью 8 бит - микросхемы DD10, DD11. Вывод сигналов осуществляется за 2 цикла. На входы данных регистра RG3 подаются 7 бит данных, оставшиеся 7 бит подаются на входы данных регистра RG4. Обращение к регистрам осуществляется через логический элемент на входы которого подается сигнал с дешифратора адреса (таблица 1) и сигнал IOW с шины управления. С этого же элемента сигнал поступает на линию ответа I/O CH RDY, т. к используется асинхронный обмен.

Для коммутации сигналов по уровню используется оптогальваническая развязка.

Для ввода импульсных сигналов используется реверсивные асинхронные 4х разрядные счетчики. Т.к. необходимо передавать 16 бит данных, а реализация осуществляется на 4х разрядных счетчиках, используется 4 счетчика - микросхемы DD15-DD18. Данные со счетчиков поступают в два буфера разрядностью 8 бит - DD19-DD20. С буферов данные передаются на шину данных. Обращение к буферам осуществляется через логический элемент на входы которого подается сигнал с дешифратора адреса (таблица 1) и сигнал IOR с шины управления. С этого же элемента сигнал через схему задержки поступает на линию ответа I/O CH RDY, т. к используется асинхронный обмен.

Для вывода аналоговых сигналов используются 14 разрядный ЦАП с 1 аналоговым выходом - DD22. Т.к. разрядность шины данных не позволяет одновременно передать все данные на ЦАП, для передачи 8 бит данных используется 8 разрядный регистр - DD12, обращение к которому осуществляется через логический элемент на входы которого подается сигнал с дешифратора адреса (таблица 1) и сигнал IOW с шины управления. С этого же элемента сигнал через схему задержки поступает на линию ответа I/O CH RDY, т. к используется асинхронный обмен. Оставшиеся 6 бит данных подаются непосредственно на входы ЦАП. Обращение к ЦАП осуществляется через логический элемент на входы которого подается сигнал с дешифратора адреса (таблица 1) и сигнал IOW с шины управления.

Для ввода аналоговых сигналов используются параллельно-последовательный 12 разрядный АЦП с 2 аналоговым входами - DD21. Обращение к АЦП осуществляется через логический элемент на входы которого подается сигнал с дешифратора адреса (таблица 1) и сигнал IOR с шины управления. Запрос прерывания осуществляется через триггер запроса прерывания - DD40 сигнал с выхода которого поступает на линию запроса прерывания IRQ .

Так как в схеме линии шины данных и линии сигналов IOR, IOW, Reset используются несколькими микросхемами необходимо их усилить. Для усиления используются повторитель - микросхемы DD1, DD44.

Обозначение микросхем взято чертежа КП.2068.998-26-09-00.00.000.Э3.