4.5.3. Аналого-цифровые преобразователи последовательного кодирования

На рис. 4.41 показана схема АЦП последовательного типа.

Рис. 4.41. Схема аналого-цифрового преобразователя последовательного типа

По команде «Пуск» цифровой автомат ЦА вырабатывает последовательность двоичных чисел, которые поступают на вход цифро-аналогового преобразователя ЦАП, вырабатывающего напряжение U_цап, соответствующее каждому входному двоичному сигналу. Это напряжение (непрерывно растущее, пока работает ЦА) подается на один из входов компаратора K, на другой вход которого поступает входное напряжение U_вх. Компаратор сравнивает эти два напряжения и выдает сигнал при их равенстве. По этому сигналу ЦА останавливается, а на его выходе фиксируется двоичный код, соответствующий U_вх. Таким образом, преобразование в последовательном АЦП происходит в ступенчатом режиме. Выходное значение отдельными шагами (тактами), т.е. последовательно, приближается к измеряемому значению. Поэтому последовательные АЦП на каждое преобразование аналогового сигнала затрачивают много времени. Для повышения их быстродействия используется метод поразрядного уравновешивания. Иллюстрирующая этот метод схема показана на рис. 4.42.

Рис. 4.42. Схема аналого-цифрового преобразователя с поразрядным уравновешиванием

Роль цифрового автомата выполняет регистр Рг с датчиком тактовых импульсов ДТИ. Считывание выходного кода происходит по сигналу схемы готовности данных СГД, который подается при поступлении сигнала от компаратора K о равенстве входного напряжения U_вх и напряжения U_цап. Работа компаратора синхронизирована импульсами ДТИ. Эти же импульсы последовательно переводят разряды регистра Рг в состояние 1. Перевод начинается со старшего разряда, а младшие остаются в состоянии 0. При этом ЦАП вырабатывает соответствующее напряжение, которое сравнивается в компараторе K с входным. Если U_цап > U_вх, то по команде компаратора старший разряд сбрасывается в состояние 0; если U_цап < U_m, то в старшем разряде остается 1. Затем в состояние 1 переводится следующий по старшинству разряд Рг и снова производится сравнение напряжений U_цап и U_вх. Цикл повторяется до тех пор, пока не будет зафиксировано равенство указанных напряжений при переводе в состояние 1 какого-то из младших разрядов. После этого СГД подает сигнал о выдаче выходного кода. Число циклов сравнения в таком АЦП будет равно числу разрядов выходного кода.

4.6. Программируемые логические матрицы и интегральные схемы

В организации ПЗУ и программируемых логических матриц (ПЛМ) много общего. Выявим общий подход в построении этих схем на примере.

Предположим, что необходимо построить устройство, которое обеспечивает выдачу сигнала на выходе Y1 при поступлении на вход кодов 000, 001; на выходе Y2 при кодах 010, 100, 110; на выходе Y3 при кодах 011, 101, 110, 111. Подаваемые на вход устройства коды можно рассматривать как коды адреса одноразрядных ячеек ПЗУ, из которых считываемые единицы через элемент ИЛИ поступают на один из выходов Y_i. Рассмотрим взаимосвязь между адресами и данными – функциями (табл. 4.13).

На рис. 4.43, а представлена схема ПЗУ, состоящая из дешифратора адреса на логических элементах и запоминающих элементов в виде диодно-резистивных схем, в цепи которых включены перемычки. Переменные Х3, Х2, X1 рассматриваются как коды адресов различных ячеек памяти. Из табл. 4.13 видно, что в дешифраторе при определенных адресах возбуждаются соответствующие выходные шины, которые должны быть объединены на одном из выходов схемы: Y1, Y2, Y3. Элементы ИЛИ, с помощью которых формируются сигналы Y_i, представляют собой неполный шифратор.

Таблица 4.13

Таблица истинности дешифратора

Адрес	Входы			Выходы
	Х3	Х2	XI	Y1	Y2	Y3
А0 A1 А2 A3 А4 А5 А6 А7	0 0 0 0 1 1 1 1	0 0 1 1 0 0 1 1	0 1 0 1 0 1 0 1	1 1 0 0 0 0 0 0	0 0 1 0 1 0 1 0	0 0 0 1 0 1 1 1

На рис. 4.43, б представлена та же схема ПЗУ в виде двух матриц. Матрица А1 представляет собой полный линейный дешифратор на восемь выходов. Каждая вертикальная линия в А1 соответствует элементу И с тремя входами, на каждом из которых реализовано одно из сочетаний входных переменных Х3, Х2, X1. Матрица А2 представляет собой неполный шифратор.

а

б

Рис. 4.43. Матрица ПЗУ, как основа ПЛМ

Каждая горизонтальная линия в А2 соответствует восьмивходовому элементу ИЛИ. О формировании необходимых сигналов на каждом из его входов говорит точка в месте пересечения вертикальной линии матрицы А1 и горизонтальной линии матрицы А2.

Схемы, приведенные на рис. 4.43 могут быть реализованы в виде комбинационной схемы на ПЛМ (рис. 4.44).

Рис. 4.44. Комбинационная схема на ПЛМ

Сравнивая две схемы, выполняющие одни и те же функции (см. рис. 4.43, б и 4.44), видим, что схема, реализованная в виде ПЛМ, проще. Матрица А1 в ПЗУ – это полный, жестко программируемый дешифратор, в матрице ПЛМ – это программируемые под функции минтермы. Затраты на оборудование принято определять площадью полупроводникового кристалла, занимаемого схемой. Таким образом, схемы, выполненные на ПЛМ, обеспечивают большую степень интеграции и тем самым расширяют функциональные возможности микросхемы.