18 Организация памяти микропроцессора i8080

Максимально возможная ёмкость памяти с прямой адресацией определяется количеством разрядов шины адреса. Большинство 8-разрядных процессоров имеют 16-разрядную шину адреса, т.е. позволяют адресовать 64 Кбайт памяти. Микропроцессоры с 8-разрядной шиной данных имеют 4 режима адресации операндов: Прямая адресация – в этом режиме второй и третий байты команд содержат адрес операнда. Регистровая адресация – в мнемонике команды указывается РОН, в котором находится операнд. Непосредственная адресация – в этом режиме во втором и третьем байтах команды указывается 8-ми или 16-битовый операнд, операнд в этом случае находится в памяти программ. Косвенная регистровая адресация – в команде указывается регистр, содержащий адрес ЯП.

19 Структурная схема микропроцессора i8086

Структурна схема мікропроцесора і8086До 16-розрядних МП першого покоління належать МП i8086/i8088 та i80186/i80188, до МП другого покоління - i80286. Велика інтегральна схема МП /8086 геометричними розмірами 5,5x5,5 мм мае 40 контактів, містить близько 29000 транзисторів і споживає 1,7 Вт від джерела жив-лення +5 В, тактова частота - 5, 8 або 10 МГц.

Мікропроцесор виконує операції над 8- та 16-розрядними даними, на-веденими у двійковому або двійково-десятковому вигляді, може обробля-ти окремі біти, а також рядки або масиви даних. Він має вбудовані апарат-ні засоби множення та ділення. Структурна схема. У МП i8086 застосовано конвеєрну архітектуру, що дозволяє суміщувати у часі цикли вибирання команди та вибірки з пам'яті кодів наступних команд. Це досягаелъся паралельною роботою двох порівняно незалежних пристроїв - операційного пристрою та шин­ного інтерфейсу. Операційний пристрій виконує команду, а шинний інтерфейс здійснює взає-модію із зовнішньою шиною: виставляє адреси, зчитує коди команд, опе-ранди, записує результата обчислень у пам'ять або пристрої введення-виведення. Операційний пристрій складається з РЗП, призначених для зберігання проміжних результатів - даних та адрес; АЛП з буферними регістрами; регістра прапорців; блока керування та синхронізації (БК та С), який де-шифрує коди команд і генерує керувальні сигнали для всіх блоків схе-ми МП. Шинний інтерфейс складається з шестибайтової регістрової пам'яті, яка називається чергою команд, чотирьох сегментных регістрів: CS, DS, ES, SSy вказівника команд IP, суматора, а також допоміжних регі-стрів зв'язку і буфера шин (БШ) адреси/даних. Черга команд працює за принципом FIFO (First Input - First Output, тобто перший прийшов - пер­ший пішов) і зберігає на виході порядок надходження команд. Довжина черги 6 байт. Коли операційний пристрій зайнятий виконанням команди, шинний інтерфейс самостійно ініціює випереджаючу вибірку кодів команд з пам'яті у чергу команд. Вибирання з пам'яті чергового командного слова здійснюється тоді, коли в черзі виявляється два вільні байта. Черга збіль-шує швидкодію процесора у випадку послідовного виконання команд. У разі вибирання команд переходів, викликів і повернень з підпрограм та обробленні запитів переривань черга команд скидається і вибирання по-чинається з нового місця програмної пам'яті. Ще одним із завдань шинного інтерфейсу є формування фізичної 20-роз-рядної адреси із двох 16-розрядних слів. Першим словом є вміст одного з сегментних регістрів СS, SS, DS, ES, а друге слово залежить від типу адресації операнда або коду команди. Складання 16-розрядних слів відбу-вається зі зміщенням на 4 розряди і здійснюється за допомогою суматора, що входить до складу шинного інтерфейсу.