3. Архитектурные особенности dsp Motorola.

DSP5600x (с фиксированной запятой).

ЦПОС этого семейства обладает следующими характеристиками:

1. 24-разрядное представление данных

2. Выполнение MAC — операции над 24-разрядными данными за один цикл команды.

3. Наличие двух аккумуляторов

4. Наличие двух блоков ОЗУ данных (X и Y)

5. Наличие двух блоков ПЗУ (X и Y), предназначенных для хранения таблиц функций (A – и μ — законы компадирования, sin (x))

6. Возможность вычисления произведения с удвоенной точностью представления данных (48х48 бит)

7. Аппаратная поддержка выполнения циклических алгоритмов

8. Быстрая обработка прерываний (2 цикла)

9. Наличие ПЗУ загрузки программ из внешней памяти

10. Поддержка целочисленной и дробной арифметики

11. Аппаратная поддержка блочных операций с плавающей запятой.

Архитектура ЦПОС DSP5600x позволяет на аппаратном уровне поддерживать обработку простых структур данных, состоящих из двух элементов.

Отсутствует кэш команд, т. к. три пары шин данных / адреса позволяют осуществлять одновременную выборку очередной команды и пересылку двух операндов по шинам данных Х и У.

Имеет развитую систему дополнительных интерфейсов для взаимодействия с другими процессорами.

Процессор имеет возможность обработки одного не маскируемого и двух маскируемых внешних прерываний.

Тактовая частота на которой работает процессор, может выбираться в широких пределах от 12,2 кГц до 80 МГц.

Процессор поддерживает широкий спектр режимов адресации.

Группы команд процессора: арифметические операции, логические операции, манипуляции битами, управления циклами, адресации памяти.

DSP96002 (с плавающей запятой).

32-х разрядный процессор, архитектура подобна архитектуре DSP5600x. Имеет семь внутренних шин, такие как: шины памяти программ, шины блоков памяти Х и У, глобальная шина данных, шина данных ПДП и др. Контроллер ПДП при пересылке данных не использует другие ресурсы ЦПОС. Имеет блоки ПЗУ и ОЗУ, которые обеспечивают хранение значений коэффициентов и переменных, используемых при выполнении MAC — операции, перед выполнением которой данные должны быть размещены в регистровом файле, включающем десять 96-и разрядных регистров.

Вычислительная часть процессора представлена умножителем, сумматором (как сложение, так и вычитание при реализации операции БПФ), блоком логических операций, кольцевым сдвигающим устройством. Все эти устройства поддерживают целочисленную арифметику и арифметику с плавающей запятой. Для представления мантиссы отводится 32 разряда, а для представления порядка 11 разрядов.

Поддерживает форматы IEEE для представления чисел с плавающей точкой.

Имеет два генератора (в составе каждого 4 набора 32-разрядных регистров) адреса, которые могут функционировать параллельно. Каждый набор состоит из 3-х регистров: указателя адреса, регистра смещения и регистра модификации адреса (доступ к регистрам через глобальную шину данных). Процессор поддерживает прямую адресацию регистров, прямую адресацию памяти, различные виды косвенной регистровой адресации, непосредственную адресацию. Генераторы адреса также обеспечивают режимы модульной и бит-инверсионной адресации.

Набор команд процессора включает команды: управления циклами, проверки значений битов двоичных слов, условного выполнения подпрограмм, преобразования целых чисел в формат с плавающей запятой и обратно, формирования начальных значений при вычислении квадратного корня и генерации случайных чисел. Набор не содержит команд условного выполнения инструкций.