9.5.2. Триггеры
RS-триггер представляет собой простейший тип триггерных схем. RS-Тг (рис. 9.8в) имеет два управляющих входа R и S, с помощью которых выполняются функции установки Тг в состояние логической 1 (при R = 0, S = 1) и логического 0 (при R = 1, S = 0). При R = S = 0 обеспечивается режим хранения предыдущего состояния. Комбинация R = S = 1 является для RS-Тг запрещенной.
Это означает, что после установки и снятия такой комбинации состояние RS-Тг не предсказуемо: он может либо сохранить предыдущее состояние, либо переключиться в противоположное, либо установиться в такое нерабочее состояние, при котором как на прямом, так и на инверсном выходах Тг появятся одинаковые сигналы (лог. 0 или лог. 1). Данный словесно заданный алгоритм можно формализовать путем составления таблицы состояний и вывода характеристического уравнения (рис. 9.8в). В таблице состояний символами Х1, Х2 и Х3 обозначены соответственно сигнал R установки в 0, сигнал S установки в 1 и предыдущее состояние Qn триггера на выходе. Крестиками помечены запрещенные состояния, которые могут объединяться в контуры вместе с единицами. На этом же рисунке представлены карта Карно, характеристическое уравнение, структура и условное обозначение RS-Тг.
RS-Тг можно реализовать на элементах И-НЕ. В этом случае активными управляющими уровнями являются логические нули, а запрещенной комбинацией входных сигналов – нули на входах R и S.
D-триггер. Триггер задержки (от англ. delay) при разрешающем сигнале на тактовом входе устанавливается в состояние, соответствующее потенциалу на входе D. На рис. 9.9а изображены таблица состояний, структура D-триггера на элементах И-НЕ, тактируемого уровнем, его характеристическое уравнение и условное обозначение. В тактируемом фронтом D-триггере изменение потенциала на входе D, синхронное с тактовыми импульсами, повторяется на выходе Q с задержкой на один период тактовых импульсов (отсюда и название – триггер задержки).
JK-триггер – это наиболее распространенный тип триггера, поскольку на его основе могут быть реализованы другие типы триггеров. JK-триггер имеет два управляющих входа, подобно RS-Тг: J и K – это входы установки триггера в 1 и 0 соответственно. Однако, в отличие от RS-Тг, при J = K = 1 JK-триггер переключается в противоположное состояние. JK-триггеры тактируются только перепадом потенциала на тактовом входе. На рис. 9.9б приведены таблица состояний, структура, условное обозначение и характеристическое уравнение JK-триггера.
Т-триггер переключается в противоположное состояние при поступлении очередного тактового сигнала. Строится Т–триггер, называемый также счетным, на базе либо D-, либо JK-триггеров (рис. 9.9в). В первом случае необходимо инверсный выход D-триггера соединить с D-входом, во втором – подать на JK-входы уровень логической единицы.
Рис. 9.9
9.5.3. Регистры
Регистры памяти применяются для построения статических оперативных запоминающих устройств (ОЗУ). РгП реализуются, как правило, на базе D-триггеров, число которых определяется разрядностью используемого цифрового кода. Все триггеры имеют синхронное тактирование из одной точки С; входной код подается на D- входы; выходной код снимается с прямых выходов триггеров.
На рис. 9.10а изображены структура и условное обозначение 4-х разрядного РгП. Алгоритм работы РгП прост: при отсутствии тактового сигнала регистр находится в режиме хранения кода и всякое изменение цифровой информации на D-входах не влияет на результат хранения. При наличии разрешающего тактового сигнала на С-входе информация, имеющаяся в этот момент на D-входах, запоминается и передается на выход. Предыдущая информация, естественно, стирается.
Регистры сдвига предназначены для сдвига влево или вправо цифровой информации на один или несколько разрядов. Применяются в качестве преобразователей последовательного кода в параллельный, распределителей импульсов, цифровых линий задержки, составных элементов АЛУ в вычислительных модулях микропроцессорных систем и др. РгС реализуются, как правило, на базе D-триггеров, число которых определяется разрядностью используемого цифрового кода.
Триггеры регистра соединяются по следующему принципу: Dk+1 = Qk, т.е. информационный вход последующего триггера подключается к прямому выходу предыдущего. Тактовые входы всех триггеров соединены параллельно (рис. 9.10б). Для расширения функциональных возможностей в схему регистра вводится управляющая логическая цепь, позволяющая программировать направление сдвига влево–вправо. Такие РгС называются реверсивными.
На рис. 9.10б приведено условное обозначение реверсивного РгС, в котором вход R используется для управления реверсом: если R = 1, осуществляется сдвиг вправо, если же R = 0, то – влево. Информационный вход D используется для ввода последовательного кода; вход С – тактовый. Выходной 4-х разрядный параллельный код снимается с выводов Q0-Q3.
Кольцевые регистры. Если в РгС ввести обратную связь с выхода последнего разряда Q3 на информационный вход D, то получится кольцевой регистр РгК (рис. 9.10в), в котором ранее записанная информация в виде определенного кода при подаче тактовых сигналов циркулирует по кольцу: вход – выход – вход. Кольцевые регистры чаще всего используются в качестве делителей частоты, счетчиков и распределителей импульсов.
Во многоразрядных РгК подобного типа часто возникают сбои, проявляющиеся в возникновении лишних единиц. Эти единицы могут циркулировать по кольцу неопределенно долго, вызывая нарушения в работе тех цифровых устройств, которые обслуживаются таким РгК. Для повышения помехоустойчивости в структуру РгК вводится (вместо последнего триггера) логический элемент ИЛИ-НЕ (рис. 9.11а). В этом случае "время жизни" лишних единиц ограничено одним циклом – в следующий цикл переносится только одна единица. Читатель может убедиться в этом, построив таблицу состояний РгК с лишней единицей и проследив ее изменение за один цикл.
Счетчик Джонсона представляет собой кольцевой регистр с перекрестной обратной связью, работающий в циклическом коде Либау–Крейга. Счетчик Джонсона, изображенный на рис. 9.11б, имеет коэффициент пересчета, вдвое больший числа составляющих его триггеров: N = 2k. Поэтому он применяется для построения счетчиков с четным коэффициентом пересчета. Для нечетных коэффициентов пересчета применяется схема (рис. 9.11в), у которой N = 2k-1. В последнем случае в таблице состояний исключается кодовая комбинация, полностью составленная из нулей.
Рис. 9.10