
- •Федеральное агентство по образованию
- •1. Основы электрических измерений
- •1.1. Основные понятия и определения
- •1.2. Точностные характеристики средств измерений
- •1.3. Анализ статических погрешностей электронных схем
- •2. Простейшие электронные цепи и методы их анализа
- •2.1. Основные понятия и определения
- •2.2. Применение операторного метода к расчету электрических цепей
- •2.2.1. Прямое преобразование Лапласа
- •2.2.2. Обратное преобразование Лапласа
- •3. Типовые структуры электронных устройств и их свойства
- •3.1. Последовательная структура и ее свойства
- •3.2. Параллельная структура и ее свойства
- •3.3. Встречно-параллельное соединение
- •3.4. Задачи
- •4. Пассивные полупроводниковые компоненты электронных цепей
- •4.1. Полупроводниковые диоды и стабилитроны
- •4.2. Примеры применения полупроводниковых диодов
- •4.3. Светодиоды
- •4.4. Фотодиоды
- •5. Активные полупроводниковые компоненты электронных цепей
- •5.1. Биполярные транзисторы и их применение
- •5.1.1. Структура и принцип действия биполярных транзисторов
- •5.1.2. Характеристики и параметры биполярных транзисторов
- •5.1.3. Обеспечение усилительного режима бт в схемах
- •В результате получаем
- •5.1.4. Малосигнальные эквивалентные схемы и усилительные параметры бт
- •5.1.5. Амплитудно-частотные характеристики бт
- •5.1.6. Элементы транзисторной схемотехники
- •5.2. Полевые транзисторы и их применение
- •5.2.1. Классификация и общие особенности полевых транзисторов
- •5.2.2. Статические характеристики и дифференциальные параметры
- •5.2.3. Способы задания смещения в усилительных каскадах на пт
- •5.2.4. Малосигнальные эквивалентные схемы и усилительные параметры пт
- •5.2.5. Температурная стабильность параметров пт
- •5.2.6. Передаточная функция и динамические свойства пт Инерционные свойства пт описываются передаточной функцией вида
- •5.3. Задачи
- •6. Интегральные микросхемы и их классификация
- •7. Аналоговые интегральные микросхемы и их применение
- •7.1. Операционные усилители и их применение
- •7.1.1. Понятие идеального операционного усилителя
- •7.1.2. Принципы и примеры расчета схем с операционными усилителями
- •7.1.3. Динамические свойства устройств на операционных усилителях
- •7.1.4. Точностные характеристики устройств на операционных усилителях
- •7.1.5. Применение операционных усилителей
- •7.1.6. Задачи
- •7.2. Компараторы
- •7.3. Аналоговые ключи и коммутаторы
- •7.4. Устройства выборки-хранения
- •7.5. Интегральный таймер
- •7.5.1. Задачи
- •7.7. Справочные данные на оу
- •8. Цифро-аналоговые и аналого-цифровые преобразователи
- •8.1. Цифро-аналоговые преобразователи (цап)
- •8.2. Аналого-цифровые преобразователи (ацп)
- •9. Цифровые интегральные микросхемы и их применение
- •9.1. Элементы алгебры логики
- •9.2. Основные типы цифровых имс
- •9.3. Параметры цимс
- •9.4. Комбинационные логические цепи
- •9.4.1. Основные разновидности комбинационных логических цепей
- •9.4.2. Синтез комбинационных логических цепей
- •9.5. Последовательностные логические цепи
- •9.5.1. Классификация последовательностных логических цепей
- •9.5.2. Триггеры
- •9.5.3. Регистры
- •9.5.4. Счетчики импульсов
- •9.6. Применение цифровых имс в импульсных цепях
- •9.7. Задачи
- •10. Микросхемы полупроводниковых запоминающих устройств
- •10.1. Классификация полупроводниковых запоминающих устройств
- •10.2. Построение модулей памяти микропроцессорных систем
- •11. Элементы микропроцессорной техники
- •11.1. Общие сведения о микроконтроллерах семейства piCmicro
- •1. Ядро микроконтроллера
- •2. Периферийные модули
- •3. Специальные особенности микроконтроллеров
- •Ядро микроконтроллера
- •Порты ввода-вывода
- •Периферийные модули
- •11.2. Примеры применения микроконтроллеров piCmicro
- •11.2.1. Устройство управления четырьмя светодиодами
- •Incf portb, f ; включить крайний справа светодиод
- •11.2.2. Управление жки с помощью последовательного адаптера
- •11.2.3. Аналого-цифровое преобразование
- •11.3. Общие сведения о микроконтроллерах семейства avr
- •Режимы адресации программ и данных.
- •11.4. Примеры применения микроконтроллеров avr
- •11.4.1. Ик дальномер
- •Библиографический список
- •Оглавление
9.5.2. Триггеры
RS-триггер представляет собой простейший тип триггерных схем. RS-Тг (рис. 9.8в) имеет два управляющих входа R и S, с помощью которых выполняются функции установки Тг в состояние логической 1 (при R = 0, S = 1) и логического 0 (при R = 1, S = 0). При R = S = 0 обеспечивается режим хранения предыдущего состояния. Комбинация R = S = 1 является для RS-Тг запрещенной.
Это означает, что после установки и снятия такой комбинации состояние RS-Тг не предсказуемо: он может либо сохранить предыдущее состояние, либо переключиться в противоположное, либо установиться в такое нерабочее состояние, при котором как на прямом, так и на инверсном выходах Тг появятся одинаковые сигналы (лог. 0 или лог. 1). Данный словесно заданный алгоритм можно формализовать путем составления таблицы состояний и вывода характеристического уравнения (рис. 9.8в). В таблице состояний символами Х1, Х2 и Х3 обозначены соответственно сигнал R установки в 0, сигнал S установки в 1 и предыдущее состояние Qn триггера на выходе. Крестиками помечены запрещенные состояния, которые могут объединяться в контуры вместе с единицами. На этом же рисунке представлены карта Карно, характеристическое уравнение, структура и условное обозначение RS-Тг.
RS-Тг можно реализовать на элементах И-НЕ. В этом случае активными управляющими уровнями являются логические нули, а запрещенной комбинацией входных сигналов – нули на входах R и S.
D-триггер. Триггер задержки (от англ. delay) при разрешающем сигнале на тактовом входе устанавливается в состояние, соответствующее потенциалу на входе D. На рис. 9.9а изображены таблица состояний, структура D-триггера на элементах И-НЕ, тактируемого уровнем, его характеристическое уравнение и условное обозначение. В тактируемом фронтом D-триггере изменение потенциала на входе D, синхронное с тактовыми импульсами, повторяется на выходе Q с задержкой на один период тактовых импульсов (отсюда и название – триггер задержки).
JK-триггер – это наиболее распространенный тип триггера, поскольку на его основе могут быть реализованы другие типы триггеров. JK-триггер имеет два управляющих входа, подобно RS-Тг: J и K – это входы установки триггера в 1 и 0 соответственно. Однако, в отличие от RS-Тг, при J = K = 1 JK-триггер переключается в противоположное состояние. JK-триггеры тактируются только перепадом потенциала на тактовом входе. На рис. 9.9б приведены таблица состояний, структура, условное обозначение и характеристическое уравнение JK-триггера.
Т-триггер переключается в противоположное состояние при поступлении очередного тактового сигнала. Строится Т–триггер, называемый также счетным, на базе либо D-, либо JK-триггеров (рис. 9.9в). В первом случае необходимо инверсный выход D-триггера соединить с D-входом, во втором – подать на JK-входы уровень логической единицы.
Рис. 9.9
9.5.3. Регистры
Регистры памяти применяются для построения статических оперативных запоминающих устройств (ОЗУ). РгП реализуются, как правило, на базе D-триггеров, число которых определяется разрядностью используемого цифрового кода. Все триггеры имеют синхронное тактирование из одной точки С; входной код подается на D- входы; выходной код снимается с прямых выходов триггеров.
На рис. 9.10а изображены структура и условное обозначение 4-х разрядного РгП. Алгоритм работы РгП прост: при отсутствии тактового сигнала регистр находится в режиме хранения кода и всякое изменение цифровой информации на D-входах не влияет на результат хранения. При наличии разрешающего тактового сигнала на С-входе информация, имеющаяся в этот момент на D-входах, запоминается и передается на выход. Предыдущая информация, естественно, стирается.
Регистры сдвига предназначены для сдвига влево или вправо цифровой информации на один или несколько разрядов. Применяются в качестве преобразователей последовательного кода в параллельный, распределителей импульсов, цифровых линий задержки, составных элементов АЛУ в вычислительных модулях микропроцессорных систем и др. РгС реализуются, как правило, на базе D-триггеров, число которых определяется разрядностью используемого цифрового кода.
Триггеры регистра соединяются по следующему принципу: Dk+1 = Qk, т.е. информационный вход последующего триггера подключается к прямому выходу предыдущего. Тактовые входы всех триггеров соединены параллельно (рис. 9.10б). Для расширения функциональных возможностей в схему регистра вводится управляющая логическая цепь, позволяющая программировать направление сдвига влево–вправо. Такие РгС называются реверсивными.
На рис. 9.10б приведено условное обозначение реверсивного РгС, в котором вход R используется для управления реверсом: если R = 1, осуществляется сдвиг вправо, если же R = 0, то – влево. Информационный вход D используется для ввода последовательного кода; вход С – тактовый. Выходной 4-х разрядный параллельный код снимается с выводов Q0-Q3.
Кольцевые регистры. Если в РгС ввести обратную связь с выхода последнего разряда Q3 на информационный вход D, то получится кольцевой регистр РгК (рис. 9.10в), в котором ранее записанная информация в виде определенного кода при подаче тактовых сигналов циркулирует по кольцу: вход – выход – вход. Кольцевые регистры чаще всего используются в качестве делителей частоты, счетчиков и распределителей импульсов.
Во многоразрядных РгК подобного типа часто возникают сбои, проявляющиеся в возникновении лишних единиц. Эти единицы могут циркулировать по кольцу неопределенно долго, вызывая нарушения в работе тех цифровых устройств, которые обслуживаются таким РгК. Для повышения помехоустойчивости в структуру РгК вводится (вместо последнего триггера) логический элемент ИЛИ-НЕ (рис. 9.11а). В этом случае "время жизни" лишних единиц ограничено одним циклом – в следующий цикл переносится только одна единица. Читатель может убедиться в этом, построив таблицу состояний РгК с лишней единицей и проследив ее изменение за один цикл.
Счетчик Джонсона представляет собой кольцевой регистр с перекрестной обратной связью, работающий в циклическом коде Либау–Крейга. Счетчик Джонсона, изображенный на рис. 9.11б, имеет коэффициент пересчета, вдвое больший числа составляющих его триггеров: N = 2k. Поэтому он применяется для построения счетчиков с четным коэффициентом пересчета. Для нечетных коэффициентов пересчета применяется схема (рис. 9.11в), у которой N = 2k-1. В последнем случае в таблице состояний исключается кодовая комбинация, полностью составленная из нулей.
Рис. 9.10