4. Мпс с одно- и двухуровневым управлением

При разработке достаточно простых контроллеров или МПС, ориентированных на выполнения одной (управляющей) программы часто бывает целесообразно "погрузить" алгоритм управления (программу пользователя) непосредственно на микропрограммный уровень. Такой подход обеспечивает значительное увеличение эффективного быстродействия системы, снижает (по сравнению с двухуровневым вариантом) затраты оборудования, но значительно затрудняет или даже исключает возможность модификации программы пользователя. Структура МПС с одноуровневым управлениемпрактически повторяет структуру УОД (Рис. 10 .73); ее лишь может быть придется расширить за счет ОЗУ и средств управления ВУ.

При использовании в МПС двухуровневого управленияна нижнем уровне (в УОД) осуществляется арифметическая и логическая обработка данных.

Верхний уровень представлен т.н. "центральным устройством управления" (ЦУУ), которое обеспечивает реализацию командного цикла, процедуры обмена данными по магистрали, анализ запросов на прерывания и ПДП. ЦУУ, в свою очередь, должно состоять из ОА и УА.

Для реализации ЦУУ в некоторых серия секционированных БИС предусматриваются специальные модули. Так, в серии К1804 (второй очереди, [19]) выпускаются секции адресной обработки. .ВУ5 - для построения ОА ЦУУ, контроллеры прерываний (..ВН1,..ВР3), прямого доступа в память (..ВУ6,..ВУ7), управления синхронизацией (..ГГ1) и другие модули.

Использование приведенного выше комплекта БИС позволяет проектировать эффективные процессоры для каждого конкретного класса задач.

В качестве примера рассмотрим структурную схему адресной обработки К18004ВУ5 (Рис. 10 .74).

Рис.10.74.Микросхема К1804ВУ5

Назначение выводов ВУ5

Имя	Назначение	Имя	Назначение
I(4:0)	Вход инструкции	Y(3:0)	Выходная шина адреса
IEN\	Вход разрешения инструкции1	EMP\	Стек пуст (при EMP = 0)
CC\	Вход условия2	D(3:0)	Входная шина адреса
RE\	Вход разрешение загрузки в регистр Rcшины D(3:0)3	OE\	Разрешение выдачи адреса по Y(3:0) при OE = 0
C0 , C4	Вход и выход переноса сумматора	FL\	Стек полон (при FL = 0)
P\ , G\	Выходы прохождения и генерации переноса сумматора через тетраду	C	Тактовый вход, все внутренние регистры синхронизируются передним фронтом сигнала С
K0 , K4	Вход и выход переноса PC

5. Расширение архитектурыAm2900

В рамках серии К1804 было выпущено ряд микросхем, отличающихся по архитектуре от АЛС ВС1,2 и ВУ1,2,4, которые были ориентированы на создание устройств прежде всего нижнего уровня. Расширение составили БИС: ВМ1 – базовый процессорный модуль, ВУ5 – секция адресной обработки, ВН1 – контроллер прерываний, ВУ6,7 – счетчики адресов для каналов ПДП и другие.

1. Базовый процессорный элемент к1804вм1

Структура ВМ1 представлена на Рис. 10 .75 и представляет собойне наращиваемый16-разрядный блок, включающий трехвходовой 16-разрядный АЛБ, селектор выбора операндов, регистровое запоминающее устройство объемом 32 слова, схемы формирования флагов и состояний, регистров данных и аккумулятора, буферных схем магистралей и схемы управления.

Рис.10.75. Структура К1804ВМ1

Назначение выводов микросхемы приведено в Табл. 10 .21

Табл.10.21

Имя сигнала	Назначение
I(15:0)	Вход инструкции; при выполнении двухтактных инструкций на втором такте может быть применен для ввода константы
Y(15:0)	Двунаправленная шина данных; при OEY= 1 – ввод, иначе – вывод
OEY\	Разрешение вывода данных по шине Y(15:0)
T(1:4)	Вход управления выбором кода условия (при OET = 0) или выход признаков состояния(приOET = 1)
OET	Разрешение выдачи признаков состояния
CT	Выход условия
SRE\	Вход разрешения записи в регистр состояния; при (SRE\ = 0) & (IRN\ = 0) запись разрешена, приSRE\ = 1 – запрещена
IEN\	Вход разрешения инструкции; при IRN\ = 1 запрещается запись в РЗУ, Акк и регистр состояний независимо от выполняемой инструкции. Это позволяет использовать полеI(15:0) в микрокоманде для других приемников
DLE	Вход разрешения регистра данных; при DLE= 1 информация со входа регистра передается на его выход, приDLE= 0 на выходе регистра сохраняется значение, защелкнутое с его входов на переходеDLEиз «1» в «0»