- •М.И. Герасимов
- •Оглавление
- •Раздел 1. Преобразование параметров сигналов в функциональных узлах 7
- •Раздел II. Основы теории анализа и синтеза конечных автоматов 50
- •Раздел III. Схемотехника интерфейсов систем управления 69
- •Раздел IV. Реализация узлов ввода-вывода данных в системах управления 126
- •Раздел V. Реализация модулей памяти 193
- •Введение
- •Раздел 1. Преобразование параметров сигналов в функциональных узлах Лекция 1. Постановка задачи курса
- •Цель и задачи дисциплины, её место в учебном процессе
- •Место дисциплины в структуре ооп впо
- •Требования к уровню освоения содержания дисциплины
- •Содержание дисциплины
- •Разделы дисциплины
- •Содержание разделов дисциплины
- •Раздел I. Преобразование параметров сигналов в функциональных узлах – 8 час.
- •Раздел II. Основы теории анализа и синтеза конечных автоматов – 4 часа.
- •Раздел III. Схемотехника интерфейсов систем управления – 8 часов.
- •Раздел IV. Реализация узлов ввода-вывода данных в системах управления – 10 часов.
- •Раздел V. Реализация модулей памяти – 6 часов.
- •Рекомендуемая литература
- •Учебники (рис. 2)
- •Справочники
- •Программное обеспечение и интернет-ресурсы
- •Методические рекомендации для студентов по изучению учебной дисциплины для очной формы и нормативного срока обучения
- •Указания по работе с основной и дополнительной литературой, рекомендованной программой дисциплины
- •1.5. Советы по подготовке к текущей аттестации и зачету
- •Лекция 2. Преобразователи статических параметров сигнала
- •Лекция 3. Преобразователи динамических параметров сигнала
- •Лекция 4. Релаксационные микросхемы и узлы на их основе
- •4.1. Одновибраторы
- •4.2. Мультивибраторы
- •Раздел II. Основы теории анализа и синтеза конечных автоматов Методические рекомендации для студентов
- •Лекция 5. Анализ функциональных узлов цифровых устройств комбинационного типа
- •Лекция 6. Способы синтеза функциональных узлов цифровых устройств комбинационного типа
- •Раздел III. Схемотехника интерфейсов систем управления Методические рекомендации для студентов
- •Лекция 7. Методы подключения устройств сопряжения
- •7.1. Хабовая архитектура
- •7.2. Шинная архитектура
- •Правила обмена по шине
- •Особенности архитектуры шин
- •Лекция 8. Описание шины isa
- •8.1. Начальные сведения
- •8.2. Сигналы, протокол, циклы шины isa
- •8.3. Общие сведения о разновидностях структуры
- •Лекции 9-10. Структурные решения управляющих систем с протоколом isa
- •9.1. Узел сопряжения с магистралями шины
- •9.2. Селектор адреса
- •9.3. Выработка адресованных команд
- •9.4. Формирователи сигналов оповещения и управления темпом обмена Реализация 16-разрядного обмена данными
- •Асинхронный обмен по isa
- •9.5. Регистр состояния
- •9.6. Регистры данных
- •9.7. Сторожевой таймер
- •9.8. Схема управления прерываниями
- •Раздел IV. Реализация узлов ввода-вывода данных в системах управления Методические рекомендации для студентов
- •Лекция 11. Основные и факультативные функции узлов ввода-вывода
- •Лекция 12. Блоки ввода-вывода дискретных сигналов
- •12.1. Блоки ввода двухпозиционных сигналов. Технические требования и возможности
- •12.2. Блоки вывода двухпозиционных сигналов. Технические требования и возможности
- •12.3. Блоки вывода кодированных и числоимпульсных сигналов
- •12.4. Блоки ввода кодированных сигналов
- •12.5. Блоки ввода числоимпульсных сигналов
- •Лекция 13. Блоки ввода-вывода аналоговых сигналов
- •13.1. Технические требования и возможности
- •13.2. Вывод импульсных сигналов скважности и фазы
- •13.3. Вывод аналоговой информации в виде напряжений
- •13.4. Цифро-аналоговые преобразователи напряжения
- •Цапн с параллельной резисторной матрицей
- •Цап на структурах r-2r
- •Двуполярная схема цапн
- •Параметры цап
- •С татические параметры
- •Динамические параметры
- •Шумы, помехи и дрейфы
- •Характеристики массовых цап
- •13.5. Ввод в су фазовых сигналов
- •13.6. Ввод амплитудных сигналов
- •13.7. Аналого-цифровые преобразователи
- •Основные характеристики ацп
- •Типовые значения характеристик ацп
- •Лекция 14. Схемотехника различных ацп
- •14.1. Параллельные ацп
- •14.2. Последовательные ацп
- •Ацп с линейно изменяющимся эталонным напряжением
- •Ацп с поразрядным взвешиванием
- •Ацп с двойным интегрированием
- •Лекция 15. Сигма-дельта ацп и цап
- •Передискретизация
- •Цифровая фильтрация и децимация
- •Способы реализации цифровых фильтров
- •Дельта-сигма цап
- •Особенности применения
- •Раздел V. Реализация модулей памяти
- •Лекция 16. Схемотехника логических устройств с программируемыми функциями
- •Лекция 17. Узлы постоянной памяти
- •17.1. Постоянные запоминающие устройства
- •17.2. Флэш-память
- •Лекция 18. Узлы оперативной памяти
- •Вопросы для зачета
- •Заключение
- •Библиографический список
- •394026 Воронеж, Московский просп., 14
Раздел III. Схемотехника интерфейсов систем управления Методические рекомендации для студентов
При изучении раздела следует обратить внимание на связь между архитектурой управляющей вычислительной системы и схемотехническими решениями входящих в нее интерфейсов. Обычно под архитектурой вычислительной системы понимается совокупность общих принципов организации аппаратно-программных средств и их характеристик, которые должны быть известны пользователю для грамотного использования данного средства. Интерфейс можно определить как совокупность унифицированных аппаратных, программных и конструктивных средств, выполняющих передачу информации между элементами устройств управления в соответствующем протоколе (установленном виде и порядке передачи информации).
Лекция 7. Методы подключения устройств сопряжения
Рассмотрим системные требования к устройствам сопряжения с объектами, обусловленные архитектурой промышленных компьютеров на базе классического ПК, называемых industrial personal computers (IPC). Как показано выше, в структуре ВМ выделяют блоки центрального процессора, системной памяти, устройства сопряжения и периферийные устройства. Традиционной является структура, в которой все эти блоки связаны интерфейсами в виде системы шин многоточечной связи. Далее будем считать, что шина – это совокупность магистралей электрической связи и протоколов обмена, а магистраль – это набор линий электрической связи для сигналов одного и того же функционального назначения. Частным случаем шин можно считать двухточечные шины (point-to-point), предназначенные для соединения только двух устройств.
Альтернативой шинной архитектуре является архитектура на основе системы хабов.
7.1. Хабовая архитектура
Хабом (hub – ступица) называют устройство, преобразующее и передающее информацию, имеющее одну точку подключения к вышестоящему устройству (хосту) и несколько точек подключения для ведомых устройств. Таким образом, структура хабовой системы имеет вид многоярусной звезды или перевернутого дерева (рис. 28). Здесь хост (host – хозяин) – высшее устройство в иерархии, ниже стоят хабы 1-го уровня, с ними связаны хабы второго уровня и т.д. К хабам любого уровня могут быть подключены конечные устройства Sx. Для связи со смежными уровнями хабы имеют порты P. Линии связи – это шины двухточечной связи. Каждая из шин проектируется так, чтобы ее пропускной способности хватало для передачи без задержек информации для нижестоящих хабов и устройств, т.е. шины имеют разные параметры (разрядность и тактовую частоту).
Для иллюстрации принципов хабовой архитектуры рассмотрим ставшую классической микроЭВМ с чипсетом (набором микросхем сопряжения) i820 фирмы Intel (рис. 29).
Здесь CPU – модуль процессора; AC97 – интерфейс аудиоустройств и модема; АТА 66 – интерфейс жестких дисков с тактовой частотой 66 МГц; RIMM – модули памяти, состоящие из 64-Мбит чипов SDRAM, основанных на технологии Rambus (скорость от 900 Мбайт до 1 Гбайта/с); LPC (Low Pin Count) – 4-битная 33-мегагерцовая специализированная шина для управления периферией, с протоколом, аналогичным протоколу шины ISA; IOU – устройства ввода/вывода (дисководы гибких дисков FDD, последовательный порт COM и параллельный порт LPT).
Рис. 29. Структура микроЭВМ с чипсетом i820.
Чипсет состоит из трех чипов-хабов:
Memory Controller Hub (MCH) – контроллер системной шины, шин памяти и AGP, называемый также «северный мост», в данном случае Intel 82820;
I/O Controller Hub (ICH) – контроллер ввода-вывода, называемый также «южный мост», в данном случае Intel 82801AA;
Firmware Hub (FWH) – хаб, содержащий системный BIOS и аппаратный датчик случайных чисел, в данном случае Intel 82802.
Ключевой особенностью данной архитектуры является то, что для связи между контроллерами чипсета используется специальная 32-битная 66-мегагерцовая шина с пропускной способностью 266 Мбайт/с.
Хаб i82820 обеспечивает взаимодействие между процессором, шиной AGP и системной памятью. В MCH имеется контроллер Rambus, обеспечивающий поддержку двух слотов RIMM, в которые устанавливается память типа RDRAM. Помимо нового типа памяти i820 стал первым чипсетом фирмы Intel с шиной AGP, соответствующей спецификации версии 2.0 и поддерживающей режим 4x mode. Скорость передачи данных по AGP в этом режиме возрастает вдвое – с 528 Мбайт/с у AGP 2x до 1,06 Гбайт/с благодаря увеличению в 2 раза частоты несущего сигнала.
Вторым по значимости хабом в архитектуре i820 является ICH, выполняющий функции ввода-вывода и объединяющий контроллеры IDE, PCI, AC97, LPC I/F, SMBus и USB. Хотя в состав ICH ISA-контроллер не входит, это еще не означает, что плат на i820 с ISA-слотами не будет. Никто не мешает производителю системной платы подключить к шине PCI дополнительный ISA-контроллер, через который будет осуществляться функционирование шины ISA. Контроллер же дисководов и портов, традиционно подсоединявшийся к шине ISA, теперь подключается через специализированную 4-битную 33-мегагерцовую шину LPC, которая, в принципе, является той же ISA с несколько урезанными возможностями.
Третий хаб FWH представляет собой небольшую микросхему с интегрированной 4- или 8-Мбитной флэш-памятью, в которой хранится системный BIOS. Кроме этого, в FWD содержится и аппаратный датчик случайных чисел, основанный на реальном физическом процессе. FWH подключается к ICH посредством специальной 33-мегагерцовой шины, синхронизированной с PCI.
Чипсеты выпускают как производители процессоров (Intel, AMD), так и другие фирмы. В частности Intel с середины 2007 года производила чипсет P35. Его особенностями являются:
Поддержка частоты системной шины (FSB – Front Side Bus) 1333 МГц для процессоров Core 2 Extreme (возможны также частоты 1066 и 800 МГц).
Возможность установки процессоров Core 2 Duo семейства Wolfdale (Penryn), выполненных по 45-нм технологическому процессу.
Поддержка нового перспективного стандарта оперативной памяти DDR3. Чипсет поддерживает также и DDR2, выбор слотов остаётся за производителем материнской платы.
Поддержка интерфейса External SATA (4 или 6 портов).
Поддержка 12 портов USB 2.0.
Весной 2008 года был выпущен Intel X48, это аналог P35 без поддержки DDR2 и с официальной поддержкой частоты FSB 1600 МГц.
В третьем квартале 2009 года Intel выпустила новое решение в виде чипсета P55 Express. Архитектура чипсета значительно изменилась. В процессор был переведен контроллер памяти и контроллер графического интерфейса. P55 при этом оказался от северного моста, который бы иначе оставался просто лишним звеном в цепочке, и теперь чипсет фактически представляет собой прежний (немного улучшенный) южный мост. Тем не менее вместо напрашивающейся традиционной аббревиатуры ICH (I/O Controller Hub) мост P55 носит название PCH — Platform Controller Hub. Структура микроЭВМ с чипсетом P55 приведена на рис. 30. Следует обратить внимание на то, что верхний чип на рисунке – не северный мост чипсета (сравните с рис. 29), а сам процессор.
Ключевые характеристики чипсета выглядят следующим образом /14/:
поддержка новых процессоров (Core i7 и Core i5), основанных на микроархитектуре Nehalem, при подключении к этим процессорам по шине DMI (с пропускной способностью ~2 ГБ/с);
встроенный в процессор контроллер PCI Express может работать как с одной видеокартой в режиме х16, так и с парой
Рис. 30. Структура микроЭВМ с чипсетом P55.
дискретных ускорителей по схеме x8+x8, обеспечивая совместимость с PCI;
до 8 портов PCIEx1 (PCI-E 2.0, но со скоростью передачи данных PCI-E 1.1);
до 4 слотов PCI;
6 портов Serial ATA II на 6 устройств SATA300 (SATA-II, второе поколение стандарта), с поддержкой режима AHCI и функций типа NCQ, с возможностью индивидуального отключения, с поддержкой eSATA и разветвителей портов;
возможность организации RAID-массива уровней 0, 1, 0+1 (10) и 5 с функцией Matrix RAID (один набор дисков может использоваться сразу в нескольких режимах RAID — например, на двух дисках можно организовать RAID 0 и RAID 1, под каждый массив будет выделена своя часть диска);
14 устройств USB 2.0 (на двух хост-контроллерах EHCI) с возможностью индивидуального отключения;
MAC-контроллер Gigabit Ethernet (подключение PHY-контроллера i82577/82578 осуществляется через любой свободный порт PCIEx1 чипсета);
High Definition Audio (7.1);
обвязка для низкоскоростной и устаревшей периферии и прочее.