2.4. Проверка работы 4-х разрядного мультиплексора 4→1 с тристабильными выходами в сапр xilinx ise 8.2i

Схема мультиплексора 4→1 представлена на рис. 2.3.

Рис 2.3. Схема мультиплексора 4→1

Схема 4-х разрядного мультиплексора 4→1 с тристабильными выходами показана на рис. 2.4.

Рис. 2.4. Схема 4-х разрядного мультиплексора 4→1 с тристабильными выходами

Из выше приведенной схемы был получен библиотечный элемент, из которого построили схему, представленную на рис. 2.5.

Рис. 2.5. 4-х разрядный мультиплексор 4→1 с тристабильными выходами

В результате моделирования работы устройства, представленного на рис. 2.5 были получены временные диаграммы, показанные на рис. 2.6.

Рис. 2.6. Диаграммы работы 4-х разрядного мультиплексора 4→1 с тристабильными выходами

3. Схема 32-разрядного синхронного преобразователя порядка следования байтов в слове из сетевого в узловой (порядок intel) и обратно, с сигналом загрузки данных

3.1. Описание схемы 32-разрядного синхронного преобразователя порядка следования байтов в слове из сетевого в узловой (порядок Intel) и обратно, с сигналом загрузки данных

Синхронная схема 32-разрядного преобразователя порядка следования байтов в слове из сетевого в узловой и обратно изменяет этот порядок таким образом, что первый байт слова становится четвёртым, а четвёртый первым и второй байт становится третьим, а третий становится четвёртым (и наоборот).

Возьмём для примера два 32-битных числа - 0XFFC3B2A7 и 0x21F2CE07, записанных в памяти одно за другим. В архитектурах, использующих сетевой порядок следования байтов «от старшего к младшему» содержание памяти будет выглядеть так: FF C3 B2 A7 21 F2 CE 07. В младших адресах памяти хранятся старшие байты чисел, т.е. в начале идёт старший байт, а заканчивается область памяти младшим байтом числа. И, наоборот, в архитектурах, где используется узловой порядок следования байтов «от младшего к старшему» содержимое памяти будет выглядеть так: A7 B2 C3 FF 07 CE F2 21.

Для реализации схемы необходимы четыре 8-разрядных регистра, построенных на базе FDCE триггеров и четыре 16-разрядных мультиплексора 2→1. Регистры отвечают за загрузку данных, а мультиплексоры за их преобразование. Объединим два 16-разрядных мультиплексора и два 8-рязрядных регистра в одну группу, отвечающую за преобразование одной пары байтов.

Создадим две 32-разрядные шины для входных сигналов на четыре регистра и выходных сигналов с мультиплексоров. Управление преобразованием будем осуществлять с помощью JK-триггера. Одновременно на входы J и K будем подавать сигнал «L» и на выходе при подаче синхросигнала на триггер будем получать сигнал «0» или «1», который и будет служить сигналом управления для мультиплексоров.

Для синхронизации работы схемы необходимо использовать синхросигнал. Для этого добавляем синхронизирующий сигнал «С» и подаем его на вход «C» каждого регистра и JK-триггера.

Добавим разрешающий сигнал «СЕ» для осуществления управления схемой. Подадим его на вход «CE» каждого регистра. При подаче на вход CE сигнала «1», данные будут загружены в регистры, если же на вход подать «0», то схема прекращает свою работу. Принципиальная схема 32-разрядного преобразователя порядка следования байтов в слове из сетевого в узловой (порядок Intel) и обратно, с сигналом загрузки данных представлена на рис. 3.1.

Рис. 3.1. Схема 32-разрядного преобразователя порядка следования байтов в слове из сетевого в узловой (порядок Intel) и обратно, с сигналом загрузки данных