21.Старнфордсая структура

Разработчики ставили первой целью уменьшение аппаратных затрат (РОН) вследствие чего достигается увел такт частоты.

1)Построение оптимизирующего компилятора

Его функции: а)Предотвращение (уменьшение) числа “ломок” конвейера. Конвейер ломается из-за неготовности результата выполнения предыдущей команды или при наличии команд условного и безусловного переходов. Конвейерная выборка команд дает выигрыш в производительности в основном не линейных участках программ. Чтобы конвейер не ломался компилятор должен загружать пустые команды NOP, более интеллектуальный компилятор должен менять последовательности команд (II) т.к. загр команда в конвейер все равно выполнится.

I II

2)Для оптимизации работы аппаратных ресурсов разработчики компилятора использовали метод окрашенных графов

Использование вышеуказанного подхода позволяет резко сократить число РОНов но увеличивает сложность оптимизир-го компилятор

Достоинства:

Беркл 1)Простота программ-я 2)Min число пересылок инф 3) Min число обращений к внешн ЗУ.

Старн 1)Min аппаратн затраты 2) Max тактовая частота

Недостатки:

Бекрл 1)Большие аппаратн затраты 2) Низкая тактовая частота

Старн 1) Сложность компилятора 2) Сложность прогр-я

Современные RISC проц-ры обычно испоьз от 32 до 128 РОНов. Тактовая частота 100MHz – 40-50 MHz.

22.Машины упр потоками данных(df-машины)

Осн особенность таких машин отсутствие в них счетчика команд.

Машина Массачуссетского технолог ун-та

Команда выполняется тогда когда готова командная ячейка.

УУ- ч/з схему селекции отправляет в процессорный блок те командные ячейки для которых определены операнды. Предпола-гается что все команды выполняются за 1 такт.(1 инт времени)

Использование микропроцессорной машины с применением командных ячеек позволяет распараллеливать исходный алгоритм где команды выполняются по мере готовности операндов (не нужен счетчик команд).

Пример: x_1,2=(-b±(b²-4*a*c))/2*a

1 такт Я0 Я1 Я2 Я3

2 такт Я4

3 такт Я5

4 такт Я6

5 такт Я7,Я8

6 такт Я9,Я10

Коэфф распараллеливания К_р=11/6=1,8.

Машина управляемая по запросу- выполняет команды по мере необ

х одимости . Главная машина анализирует исходный алгоритм разбивает его на командные составляющие и поставляет запросы подчиненным машинам на формирование требуемых фрагментов алгоритма. Так же происх распараллеливание но фрагменты алго-ритма по мере выполнения возвращаются в главную машину.

23.Pentium

С начала 486 проц а затем и проц ряда Pentuim стали использовать эл-ты RISC арх-ры (глубокий конвейер, все команды выполняются за опр промеж времени). С переходом на Pentium для обеспечения min выполнения команд арифметики с палвающ (,) потребовалось сильно переделать СПЗ(сопроцессор) первые партии Pentuim были с ошибкой в СПЗ.

ША-32 ШД-64(внешн) ШД-32(внутр)

БФА –блок формирования адреса

СППЗ – сопроцессор с плавающей запятой

Процессор имеет суперскалярную архитектуру (закладывается параллелизм) и при тактовой частоте 66MHz процессор обепечивал производ-ть до 100млн опер/с. Внутр структура проц Гарвардская (раздельная память команд и память данных). Внешняя структура фон-Неймановская. Обращение в внешней памяти идет блоками по 4 64-разр слова для заполнения 256 разр КЭШ. Процессор имеет 2 || работающих 5-ти ступенчатых конвейера U и V. Конв U полноразмерный и на нем может выполн любая ариф и лог команда. U имеет 64-разр сдвигатель. Конв V упрощенный, предназ начен для выполнения простых команд типа сдвига,лог опер (легких). Команда из КЭШ дешефрируется (ДШК) и УУ рег-ми и микрокомандами выбирает аппаратные ресурсы необход-е для выполн данной команды, при этом команды анализирются на возможность их одновременного выполнения в U и V конв. Схема формир адр следит за тем чтобы последовательность выполнения команд не нарушалась.

В проц-ре впервые исполз схема предсказания переходов (блок ветвл переходов).В БВ хранится до 256 адресов последних переходов. Вероятность предсказания ≈10%. Принцип: если переход состоялся то в след цикле наиболее вероятно , что этот переход повторится. Это позволяет не ломать “логику” конвейера.

БФА обеспечивает формир адреса при работе с внешними модулями памяти и ВУ. Адр простр памяти и ВУ раздельное.

Проц имеет возмодность работать с КЭШ 2-го уровня который нах-ся на матер плате (в процессоре встр контроллер КЭШ памяти и встроенный контроллер Вирт памяти.)

24.Pentium II,Pentium Pro

УРК- устр распред команд.

Процессор имеет суперскалярную архитектуру и на кристалле располагается двухуровневая КЭШ. 16кб КЭШ команд и 16кб КЭШ данных. КЭШ 2-го ур-ня (общая)(128k-2mb). Одновременно работают до5-ти аппаратных ресурса (5 команд может выполн одновременно). Проц имеет 11-ти ступ конвейер т.е. все команды выполняются за 11 тактов. Команда из КЭШ памяти поступает в ДШК, УРК формирует блоки из кодов команд и операндов ктр загружаются в пул команд, ДШ команд из цикла выбирает те команды которые для которых определены операнды и есть свободные аппаратные ресурсы, команды выполн аппаратными ресурсами и возвращаются обратно в пул команд. Блок отката выбирает из пула команд выполненные ком-ды и восстанавливает последовательность выполнения команд в соотв с программой. Результат отправляется в КЭШ данных 1-го уровня.

Процессор относится к разряду машин управляемых потоком данных. Проц имеет несколько напряж питания : вычислительное ядро запитывается напряж-ем 2,3В, микросхема обвязки (внешний уровень) повышенным, мощность потребл достигает 40Вт. Прой имеет встроенный датчик температуры и встроенный АЦП, а также требует внешней системы охлаждения. Потребляемый ток 15-20 А.

25.Pentuim VI

Внутренняя архитектура гарвардского типа (раздельная память команд и память данных), наличие КЭШ 2-го уровня на одном кристалле (в PIII для этого использовался отдельный кристалл). Конвейерное выполнение команд(20-ти ступенчатый конвейер). Суперскалярная архитектура (одновременное выполнение нескольких команд на разных аппаратных ресурсах. Спекулятивное (опережающее) выполнение команд (машина управляемая потоком данных)

БЦР- блок целочисленных регистров

FPU- сопроцессор с плавающей запятой

MMX-Multi Media Extraction

Процессор обращается к внешн модулям памяти и с СМ с мах скоростью записывает коды команд и операнды в КЭШ 2-го уровня. Блок трансляции адресов выбирает код следующей команды. Здесь же команда предварительно дешифрир и если это команда усл или безусл перехода вкл блок предсказания ветвления переходов в котором хранится 4к(4096) адресов последних переходов. Есть 2 дополн бита в адресах которые сигнализируют том как часто происх ветвление по данному адресу.

11-почти всегда

10-часто

01-редко

00-практически никогда

Если по адресу обратились то увел на 1, если не угадали то -1.

При обращении по предсказанному адресу код адреса автомати-чески инкрементируется (мах 11 так и остается) Если обращение по адр не произошло происх декрементация. (min 00).

ДШК дешифрирует очередную команду, из управляющей памяти микропрограмм выбир-ся последовательность МК, которая запис в КЭШ м/команд. Блок распр регистров выбирает свободнее регистры(или те которые указаны в командах) которые требуются для выполнения данной команды. Выбранные МК ставятся в очередь МК, в очереди нах-ся до 126 МК это позволяет блоку распредел ресурсов выбирать из очереди МК те МК для которых свободны аппаратные ресурсы(спекулятивная выборка команд). 126 МК позволяют заглянуть вперед на 40 команд ассемблера.

S ISD - 1 команда - 1 данные(32р слова)

SIMD – 1 команда –группа данных

64 разр Рг=1х64р/слова=2х32р/слова=

=8хр/слова. В команде до 8 байтовых данных.

В БУР содержится 128-32р регистровю Блок ММХ содержит 8ММХ (0..7) 64 разр регистров для реализации функций SIMD арифметики с фикс запятой.

Блок FPU содержит SI(0..7)-64 разр регистра.

SEE –предназначен для реализации команд SIMD арифм с плавающ запятой SEE(0..7) -128р рег-ров.

Главная задача процессора (РIV)  обработка мультимедийный приложений.

Результат выполненный в одном из аппар ресурсов помещ к КЭШ 1-го ур-ня. Последовательность восстановл требуемой цепочки команд осущ двумя блоками формирования адреса (БФА)(Блок отката для РII)

Вид приложения	Повышение производ по сравн с PIII
1)Обработка целых чисел(Spec Int200)	23%
2)Обработка чисел с плавающ запятой (Spec fp2000)	79%
3)Кодирование аудио сигналов MP3 Plud 1.3	25%
4)Распознавание речи	27%
5)3D игры (Quake III)	44%

26.ППИ

Мксх поддержки по мат. плате – группа чипсет. ППИ предн. для подкл. периферийных устройств к СМ.

Все 4 канала независимы друг от друга и могут использ. как на ввод так и на вывод инфы. Порт- совокупность регистра и ШФ. РУС –регистр управляющего слова.

	ШДА	ШД→В	ШД→С	ШД→РУС
CS	0	0	0	0
WRJO	0	0	0	0
RDJO	1	1	1	1
A0	0	1	0	1
A1	0	0	1	1

	ШД→А	ШД→В	ШД→С
CS	0	0	0
WRJO	1	1	1
RDJO	0	0	0
A0	0	1	0
A1	0	0	1

ППИ может раб-ть в одном из 3 режимов. Режим задается в регистре управляющего слова (РУС).

РУС

D7

D6

D5

D4

D3

D2

D1

D0

D0-к С1 0-ввод 1- вывод;

D1-к В

D2- задает реж “0” канало С1 и В

D3-к С2 и А

D4-к А (ввод/вывод)

D5D6-номер режима 00-“0” реж 01-первый реж 1х-второй реж

D7-1 признак РУС

Режим “0” предн. для синхронных обменов инфой, каждый из каналов независимо друг от друга может передавать или принимать сигналы в зависимости от РУС.

Режим “1” предн. для асинхронного обмена. В этом режиме данные передаются по каналам А и В, канал С исп-ся для формирования битов квитирования.

Если в режиме 0 или 1 требуется поменять направление передачи инфы ППИ необходимо перепрогр-ть(тратится время). Для скоростного обмена инф-й исп-ся режим 2. В режиме 2 данные могут передаваться только по каналу А. Напр. передачи опред-ся сигналами RDJO, WRJO.

Порт С используется для формирования битов квитирования. В любом из режимов возм-на побитная установка канала С. В этом случае обращение происходит по адресу упр слова А0А1=1 ат только в РУС старший бит=0 (D7=0).

D7

D6

D5

D4

D3

D2

D1

D0

D0-то что нужно записать D3D2D1-двоичный номер разр в кан С.

27.М/О ч/з ППИ.

По сбросу проц-ры программируют ППИ в режим 0 (или 1). Каналы С₁ и С₂ прогр-ся на передачу слов состояния(битов квитирования => асинхр способ обиена). Каналы А и В на ввод или вывод инфы, чтобы не изменять ПО для 2-х однотипных устройств в кабеле м/у ППИ делается перекоммутация канала А на В и наоборот, тогда сохр-ся направление передачи инф-ии.

Организация м/о n-машин ч/з ППИ.

Пр-р1 – ведущий, все остальные ведомые. По вкл-ю питания пр-р1 прогр-т ППИ в режим 0, к-лы В и С настраиваются на вывод, кА на ввод – вывод. Пр-р1 записывает в кВ адрес внешнего устройства (с помощью ППИ формируется новая СМ, отдельная для внешних устройств).Если Пр-р1 надо получить инфу от внешнего уст-ва, то пр-р1 записывает в кС бит RD*. Комбинация адреса Дш1 и сигнал RD* открывает шинный формирователь N и инфа от регистра пр-ра N поступает в кА ППИ (в этом случае кА настроен на ввод).Пр-р N ч/з шинный формирователь может периодически считывать предназначенные для него инфу кА. Количество машин в этом случае ограничено загруженностью портов ППИ и длиной линии связи.

Обмен инфы последовательным кодом.

При передаче инфы на большие расстояния число линий связи ограничено(радиоканал, оптоволокно). В этом случае передача инфы идет в последовательном коде. При передаче инфы следует решить следующие задачи:

1)опр-ть сост. получ. инфы (выкл.,занят, свободен)

2)опр-ся направление передачи инфы

3)достоверность переданной инфы

4)преобр-ть парал.код в послед. и наоборот.