4. Характеристики обмена и типы оперативной памяти

Оперативная память постоянно используется МП в процессе решения задач, предоставляя ему коды команд, данные и адреса операндов и устройств. Основными характеристиками ОЗУ является быстродействие и емкость памяти. Чем быстрее протекает обмен между ОЗУ и МП, тем скорее ЭВМ вычисляет. Этот обмен может происходить в цикле записи или цикле чтения данных. Цикл записи состоит из следующих микроопераций:

- передача адреса ячейки из МП по ША в регистр адреса ОЗУ (время выполнения микрооперации равно t_A);

- передача операнда из МП по ШД в информационный регистр ОЗУ (t_И);

- дешифрация адреса в ОЗУ, возбуждение и стирание содержимого ячейки памяти (t_Д);

- запись из информационного регистра в ячейку памяти (t_З).

ИС памяти обычно имеют меньшее число выводов, как показано в табл. 3.1, чем разрядность ШД или ША. Поэтому часто одни и те же адресные входы в них используются для передачи адресов строк в старшие разряды регистра адреса под управлением сигнала RAS (время t_AR) и для передачи адресов столбцов элементов памяти в младшие разряды регистра адреса под управлением сигнала CAS (времяt_AC). В таких ИСn-разрядный физический адресФА (1,n)разбивается на адрес строки (страницы)А_R(1,n_R)и адрес столбца (ячейки внутри страницы)А_С(1,n_C)таким образом, чтобы выполнялось условие

ФА (1, n) = <<A_R (1, n_R)>, <A_C (1, n_C)>>.

Тогда передача двоичных кодов <А_R(1,n_R)> и <А_С(1,n_C)> осуществляется последовательно, т. е. путем мультиплексирования адресов строки и столбца.

При отсутствии средств параллельного выполнения микроопераций время, требуемое на осуществление цикла записи, может быть вычислено по формуле:

t_ЦЗ = t_AR + t_AC + t_Д + t_И + t_З.

и составлять длительность, с учетом ожидания выполнения более длительных из них, до 5 и более периодов (тактов) работы генератора, синхронизирующего обмен по ШД. Обычно коды <А_R(1,n_R)> и <А_С(1,n_C)> передаются по одной и той же шине, тогдаt_AR=t_AC=t_A. Суммаt_Д+t_И+t_З уменьшается несколькими способами:

- передача данных и адреса выполняется параллельно по разным шинам (t_И= 0);

- используется режим чередования памяти, когда передача осуществляется поочередно в две ячейки памяти, находящиеся в разных ИС, что приводит к параллельному выполнению в двух ячейках микроопераций стирания и записи, тогда t_Д= 0 илиt_Ç= 0;

- осуществляется запись в несколько ближайших ячеек, т. е. используется способ разбивки памяти на страницы и режим пакетной или страничной передачи (t_AC= 0 илиt_AR= 0);

- улучшается технология, с применением которой уменьшается время стирания и записи в динамических ОЗУ.

В идеальном случае при использовании всех способов параллельного выполнения микроопераций время, необходимое на запись в 4 ячейки памяти, может занимать 5 тактов работы генератора, что соответствует схеме: 2 – 1 – 1 – 1.

В первых двух тактах передается адрес строки, а затем адрес столбца и операнд. В следующих трех происходит передача на запись еще трех кодов пакета без изменения адреса строки.

Цикл чтения включает микрооперации:

- передача из МП адреса ячейки памяти в регистр адреса ОЗУ;

- дешифрация адреса, возбуждение и чтение содержимого ячейки памяти в информационный регистр ОЗУ (t_Д1);

- передача данных по ШД в МП (t_И1);

- регенерация данных, т. е. восстановление искаженного в результате чтения содержимого ячейки путем записи в нее данных из информационного регистра (t_З).

Время, затрачиваемое на цикл чтения, можно вычислить по формуле:

t_ЦЧ = t_AR + t_AC + t_Д1 + t_И1 + t_З.

Обычно t_Д=t_Д1, аt_И=t_И1, и время, затрачиваемое на циклы чтения и записи при обмене одним операндом, в DRAM почти одинаковое. В SRAM отсутствует режим регенерации информации в цикле чтения (t_З= 0) и стирание информации в цикле записи данных в ячейку (t_Д= 0). Наибольшее время, затрачиваемое на циклы чтения и записи информации, определяет быстродействие ИС ОЗУ, которое накладывает ограничение на частоту синхронизации системных шин ISA и PCI.

Емкость ОЗУ определяется типом ИС и их параметрами. ИС изготавливаются обычно в пластмассовых корпусах с выводами по обоим сторонам (DIP корпус) с небольшим числом выводов. Типы ИС могут отличаться друг от друга емкостью, разрядностью и другими показателями [18], приведенными в табл. 3.1.

Таблица 3.1

Типы ИС ОЗУ

Емкость V(бит)	Число ячеек (N)	Разрядность (R)	Число выводов	Обозначение
256 К	256 К	1	20	Х 1256, Х 0256
1 М	256 К	4	20	Х 4256, Х 1014
1 М	1 М	1	18	Х 1000, Х 1001, Х 1010, Х 1024
4 М	1 М	4	20	ХХ 4400, ХХ 4401
4 М	4 М	1	18	ХХ 4100, ХХ 4101, ХХ 4102

Общая емкость ИС ОЗУ определяется числом ячеек N, их разрядностьюRи числом обособленных внутри массивовbэлементов по формуле:

V=NRb(бит).

Каждый массив bстробируется (регенерируется) в ИС своим сигналом, используя один и тот же информационный регистр для обмена с ШД.

Для увеличения разрядности ячеек ОЗУ, равной разрядности ШД, ИС объединяют в блоки (банки), собирая их на отдельных миниплатах с ножевым разъемом (SIMM или DIMM) или штырьковым (SIP). Эти платы затем устанавливаются в слоты на материнской плате ЭВМ. На рис. 3.6, апоказана схема банка ОЗУ, имеющего 8- разрядную ШД и один разряд для контроля информации на четность. Банк собран на 30 - контактном SIMM - модуле по байтной структуре на 9 ИС ОЗУ емкостьюN8 бит. Емкость банка соответствует ИС, блок-схема которой показана на рис. 3.6,б. Еслиn_R=n_C= 10, то

V=NRb= 20²⁰81 бит = 1Mб.

Для обращения к банку адрес ячейки подается по ША дважды: сначала в первом такте передается <A_R(1, 10)> и по сигналу RAS = 0 он запоминается старшими разрядами регистра адреса:

RGA(11, 19) = ША (1,10)RAS.

Затем во втором такте передается адрес столбца, который стробируется импульсом CAS:

RGA(1, 10) = ША (1, 10)CAS.

При отсутствии сигнала записи W= 1 в следующих тактах содержимое 8 бит с информационных выходовD0D7 передается по ШД в МП. Девятый информационный выход ИСD8 используется для контроля данных на четность и в некоторых банках отсутствует при высокой надежности ИС.