3. Оперативные запоминающие устройства

Для построения ОЗУ большой емкости используются элементы статической или динамической памяти, которые строятся на простейших элементах транзисторно-транзисторной логики (ТТЛ), инжекционной логики (И²Л), эмиттерносвязной логики (ЭСЛ) и других технологий [5].

В основе динамических ОЗУ (DRAM) используется заряд межэлектродных конденсаторов C_ijемкостью менее 0.1 пФ и током заряда менее 10^-10А. Схемаi-го разряда ячейки памяти динамического ОЗУ (DRAM) представлена на рис. 3.3. Для записи логической “1” в элемент памяти активизируются информационная шинаD_jи адресная шинаА_i. При этом униполярный (полевой) транзистор открывается и через него конденсаторC_ijзаряжается. При отсутствии открывающего напряжения на шинеА_iтранзистор закрыт, конденсаторC_ijзаряжен и хранит информацию. При подаче напряжения чтения на шинуА_iтранзисторVT_ijоткрывается и напряжение конденсатораC_ijподается на шинуD_j, и он разряжается. Ток разрядаC_ijусиливается и фиксируется в информационном регистре ОЗУ.

D_j

VT_ij

C_ij

A_i

Рис. 3.3. Элемент динамического ОЗУ

Для устранения искажений информации в результате утечки заряда с конденсатора элементы памяти периодически, через 2 мс или более, в зависимости от типа ИС, необходимо перезаряжать в цикле регенерации. Преимуществом динамических ОЗУ является высокая степень интеграции элементов памяти и малая потребляемая мощность. Недостатком их является большое время доступа 50-70 нс по сравнению со статической памятью, где оно равно менее 15 нс.

Статическая оперативная память (SRAM) строится на быстродействующих биполярных транзисторах, например, двухэмиттерных транзисторах TTL (рис. 3.4). В режиме хранения информации между шинами А_xиА_yподдерживается минимальное напряжение (около 0.2 В), сохраняя один из транзисторов открытым (логический “0”), другой закрытым (логическая “1”). На обоих проводах информационной парафазной шины () устанавливается положительное напряжение, которое обеспечивает нулевой ток через эмиттеры Э₂. Элемент памяти (ЭП) находится в пассивном режиме хранения информации с наименьшим уровнем потребления энергии.

Рис. 3.4. Элемент статического ОЗУ

В режиме чтения информации шины А_xиА_yвозбуждаются и на них подаются потенциалы, обеспечивающие быстрое чтение разных токов, поступающих с эмиттеров Э₂на провода в усилитель чтения. В зависимости от величины токов в проводах, после их усиления триггер Т₂(см. рис. 3.5,а) информационного регистра ОЗУ устанавливается в “1” или “0”. При этом состояние ЭП не изменяется и он может быть переведен в режим хранения предыдущего состояния.

Для записи информации в бистабильный ЭП возбуждаются адресные шины А_xиА_y и соответствующий один проводилипод действием управления с усилителя записи. Противоположный возбужденному проводу() транзисторVT₁(VT₂) открывается, т.к. через его эмиттер Э₂протекает больший ток под действием большей разности потенциалов. ЭП переходит в устойчивое состояние:VT₁открыт, аVT₂закрыт.

На статических и динамических ЭП изготавливают ИС различной емкости и разрядности. На рис. 3.5, б приведена типичная ИС емкостью

N= 2^L=mn(бит).

Массив ЭП состоит из nстрок иmстолбцов. Каждый ЭП хранит один бит информации.

а б

Рис. 3.5. Структура ИС ОЗУ: а – 1- битная схема ОЗУ, б – обобщенная схема ОЗУ

Адрес ЭП, участвующего в операции чтения /записи, определяется L-разрядным двоичным кодом, поступающим с шины адреса ША в регистр адреса RGA. Младшиеl₁разряда адреса в режиме чтения или записи информации в ОЗУ с появлением сигнала выборки строки RAS поступают на дешифратор строкDC_x. Старшиеl₂разряда адреса с появлением сигнала выборки столбца CAS поступают на дешифратор столбцовDC_y.

В соответствии с двоичным кодом адреса каждый из дешифраторов возбуждает только одну выходную шину. На пересечении возбужденных шин А_xиА_yсоответствующий ЭП подключается к внутренней информационной парафазной шине .

В режиме записи (W=0, CAS=0, RAS=0) УУ включает усилитель записи (УЗ) и подсоединяет его к шине . Одновременно к шине дешифраторамиDC_x иDC_yподключается один ЭП, который УЗ устанавливается в устойчивое состояние, задаваемое триггеромТ₁. ТриггерТ₁перед началом записи воспринимает один бит информации через коммутатор К с внешней шины данных ШД.

В режиме чтения (W=1, RAS=0, CAS=0) УУ отключает УЗ от шины и подключает к ней усилитель чтения (УЧ). Одновременно выход триггераТ₂через К подсоединяется к ШД. В соответствии с кодом адреса усилителем чтения (УЧ) устанавливается состояние триггераТ₂, соответствующее состоянию возбужденному ЭП дешифраторамиDC_x иDC_y. В следующий момент времени информация с триггераТ₂передается на ШД.

При хранении информации (CAS=RAS=1) коммутатор К отключает от ШД ОЗУ. На всех шинах А_x,А_y, устанавливаются потенциалы, обеспечивающие пассивный режим сохранения состояний ЭП.