1.11. Демультиплексори: визначення, принципи побудови та функціонування.
Демультиплексор – это обратное Мультиплексору (вопрос 1.10)
В цифровых устройствах часто возникает задача передачи цифровой информации от "m" различных устройств к "n" приемникам через канал общего пользования. Для этого на входе канала устанавливается устройство, называемое МУЛЬТИПЛЕКСОРОМ, которое согласно коду адреса A m подключает к каналу один из источников информации, а на выходе канала устройство ДЕМУЛЬТИПЛЕКСОР обеспечивает передачу информации к приемнику, имеющему цифровой адрес A n
Таблица 3.6 - Таблица состояний демультиплексора "1 на 4"
╔
═════╦════════╦═══════════════╗
║Вход ║ Адрес ║ Выходы ║
║─────║────────║───────────────║
║ X ║ A1 A0 ║Y3 Y2 Y1 Y0 ║
╠═════╬════════╬═══════════════╣
║ 0 ║ 0 0 ║ 0 0 0 0 ║
║ 1 ║ 0 0 ║ 0 0 0 1 ║
║─────║────────║───────────────║
║ 0 ║ 0 1 ║ 0 0 0 0 ║
║ 1 ║ 0 1 ║ 0 0 1 0 ║
║─────║────────║───────────────║
║ 0 ║ 1 0 ║ 0 0 0 0 ║
║ 1 ║ 1 0 ║ 0 1 0 0 ║
║─────║────────║───────────────║
║ 0 ║ 1 1 ║ 0 0 0 0 ║
║ 1 ║ 1 1 ║ 1 0 0 0 ║
╚═════╩════════╩═══════════════╝
Логика функционирования демультиплексора для случая n = 4 иллюстрируется таблицей 3.6, в которой Y0...Y3 - сигналы, подаваемые на входы приемников информации.
Обычно при реализации мультиплексора (рис. 3.19) и демультиплексора (рис. 3.20) совмещают дешифратор адреса и информационные вентили.
Схема демультиплексора полностью совпадает со схемой дешифратора, имеющего вход разрешения Е (сравните с рис. 3.16); именно на этот вход подается входной сигнал демультиплексора Х.
1.12. Суматори комбінаційного типу: призначення, класифікація та принципи побудови.
Сумматор - это ЛКС (рис. 3.8), формирующая сигналы суммы (S) и переноса (Р) при сложении двух двоичн чисел (А, В) и сигнала переноса соседнего младшего разряда (С) по правилам двоичной арифметики (см. таблицу 3.3).
┌──┬───┬──┐
────┤А │SM │ S├────
────┤В │ │ │
├──┤ │ │
────┤С │ │ P├────
└──┴───┴──┘
Рис. 3.8 - Одноразрядный сумматор
Таблица 3.3 -Таблица состояний одноразрядного сумматора
A │ B │ C ║ P │ S
────┼───┼────╫────┼───
0 │ 0 │ 0 ║ 0 │ 0
0 │ 0 │ 1 ║ 0 │ 1
0 │ 1 │ 0 ║ 0 │ 1
0 │ 1 │ 1 ║ 1 │ 0
1 │ 0 │ 0 ║ 0 │ 1
1 │ 0 │ 1 ║ 1 │ 0
1 │ 1 │ 0 ║ 1 │ 0
1 │ 1 │ 1 ║ 1 │ 1
Принцип схема одноразр сумм, реализов на эл-тах "И-ИЛИ-НЕ", приведена на рис. 3.10.
Более простая схема сумматора может быть реализована с учетом соотношения : сигнал суммы (S) равен 1, если только один входной сигнал (А, В, С) равен 1 и отсутствует перенос (Р) или все три входных сигнала равны 1:
_ _ _
S = A P + B P + C P + A B C (3.7)
Упрощенная схема одноразрядного сумматора, реализующая ф-цию (3.7), приведена на рис. 3.11. В этой схеме время задержки распространения сигнала суммы (S) больше, чем время задержки сигнала переполнения (Р).
Логический элемент "И-ИЛИ-НЕ" имеется в наборе любой серии ТТЛ и ТТЛШ (см. рис. 2.16). Для КМОП элементов эти схемы сумматоров легко реализуются в базисе "И-НЕ".
На основе одноразрядного сумматора реализуются схемы многоразрядных сумматоров. На рис. 3.12 приведена схема четырехразрядного сумматора (аналогично можно реализовать сумматор на 8 или 16 разрядов). На входы А1..А4 подается первое слагаемое (младший разряд - А1), на входы В1..В4 - второе. Вход переноса (С) младшего разряда подключен к нулевому логическому уровню (к общей шине).Четыре разряда суммы формируются на выходах S1..S4, пятый разряд суммы - на выходе Р4.
В формировании сигналов S4, P4 участвуют все входные переменные А1..А4, В1..В4. Но ко входам последней логической схемы эти сигналы проходят через разное количество элементов, что вызывает появление на выходах ложных коротких импульсов, образованных эффектом гонок (состязаний).
Многоразрядный сумматор с последовательным переносом. Таким образом, в общем случае для каждого разряда необходима логическая схема с тремя входами ai, bi, Ci и двумя выходами Si, Ci+1. Такая схема и есть полный сумматор. Ее можно реализовать с помощью двух полусумматоров.
Входы |
Промежуточные величины |
Выходы |
|||||
ai |
bi |
сi |
Pi |
gi |
ri |
Si |
Ci+1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
1 |
1 |
0 |
1 |
0 |
1 |
1 |
0 |
1 |
1 |
0 |
1 |
0 |
1 |
1 |
1 |
1 |
0 |
1 |
0 |
1 |
1 |
Для сложения двух многоразрядных двоичных чисел на каждый разряд необходим один полный сумматор. Только в младшем разряде можно обойтись полусумматором. На рис. 2.23 приведена схема, предназначенная для сложения двух четырехразрядных чисел А и В. Эта схема выпускается в интегральном исполнении. В ее младшем разряде также используется полный сумматор, чтобы иметь возможность наращивания разрядности схемы.
Рис. 2.23. Сумматор с последовательным переносом
Сумматоры с параллельным переносом. Время выполнения операции в сумматоре с параллельным переносом намного больше времени сложения в одноразрядном сумматоре. Действительно, сигнал переноса С4 только тогда может принять истинное значение, когда будет установлено правильное значение С3. Такой порядок выполнения операций называется последовательным переносом (Ripple Carry).
Чтобы уменьшить время операции сложения многоразрядных чисел можно использовать схемы параллельного переноса (Carry look-ahead). При этом все сигналы переноса вычисляются непосредственно по значениям входных переменных.
Согласно таблице переключений, в общем случае для сигнала переноса любого i-го разряда справедливо соотношение:
. (1)
Величины gi, ri вычисляются в качестве промежуточных результатов и в полном сумматоре. Следовательно, их получение не требует дополнительных затрат. Смысл этих величин объясняется совсем просто. Сигнал gi вырабатывается тогда, когда в данном разряде перенос происходит из-за комбинации входных переменных ai,bi. Поэтому его называют функцией генерации переноса. Сигнал Pi показывает, передается ли полученный в младшем разряде сигнал переноса Ci дальше. Поэтому он называется функцией распространения переноса.
Схема сумматора с паралл переносом приведена на рис. 2.24, а. На рис. 2.24, б изображена схема устройства параллельного переноса в группе из четырех разрядов.
Рис. 2.24. Схема сумматора с параллельным переносом
Схема выпускается в интегральном исполнении.
Сложение чисел, содержащих более четырех разрядов, можно реализовать подключением нескольких четырехразярадных сумматоров.
Рис. 2.25. Схема ускоренного переноса