1.7. Синхронні лічильники: особливості схемотехнічної реалізації та функціонування.
У синхр счетчиков все разрядные триггеры синхронизируются парал-но одними и теми же синхроимпульсами, поступающими из источника этих импульсов. синхронные счетчики иногда - параллельными.
Синхронные счетчики, в свою очередь, подразделяются на параллельно-синхронные и последовательно-синхронные. Параллельные счетчики имеют более высокую скорость счета, чем асинхронные.
Синхронный последовательный счетчик. По способу подачи синхроимпульсов такие счетчики параллельные, т.е. синхроимпульсы поступают на все триггеры счетчика параллельно, а по способу управления (подачи управляющих импульсов) - последовательные. Схема синхронного последовательного счетчика, реализованного на JK-триггерах, приведена на рис. 3.35.
Синхронный последовательный счетчик обладает повышенным быстродействием, однако, за счет последовательного формирования управляющих уровней, на входы “J” и “К” счетных триггеров, быстродействие несколько уменьшается. От этого недостатка лишены параллельные синхронные счетчики, в которых формирование управляющих уровней и их подача на соответствующие входы триггеров счетчика осуществляется одновременно, т.е. параллельно.
Пример реализации параллельного синхронного счетчика иллюстрирован на рис. 3.36.
Поскольку счетчик имеет одну общую линию синхронизации, состояние триггеров меняется синхронно, т.е. те триггеры, которые по синхроимпульсу должны изменить свое сост, делают это одновременно, что существенно повышает быстродействие синхронных счетчиков.
1.8. Дешифратори: визначення, класифікація, способи побудови та функціонування. Линейный или одноступенчатый дешифратор.
Дешифратор - это комбинационное устр-во, предназнач для преобразов паралл двоичн кода в унитарный, т.е. позиционный код. При подаче на вход устр-ва паралл двоичн кода на вых дешифр появится сигнал на том вых, номер кот. соотв десятичному эквиваленту двоичн кода. В любой момент времени вых сигнал будет иметь место только на одном выходе дешифр. В зависимости от типа дешифр, этот сигнал может иметь как уровень лог 1 (при этом на всех остальных выходах уровень лог 0), так и уровень лого 0 (при этом на всех остальных выходах уровень лог 1). В дешифраторах каждой выходной ф-ции соответствует только один минтерм, а кол-во ф-ций определяется кол-вом разрядов двоичн числа. Если дешифр реализует все минтермы вх переменных, то он называется полным дешифр (в кач-ве примера неполного дешифр можно привести дешифр двоично-десятичных чисел). Рассмотрим пример синтеза дешифратора (полного) 3 ® 8, следовательно, кол-во разрядов двоичного числа - 3, кол-во выходов - 8.( Рис 2.9)
Таблица состояний дешифратора
-
Х3 Х2 Х1
Z0 Z1 Z2 Z3 Z4 Z5 Z6 Z7
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0
0 0 1 0 0 0 0 0
0 0 0 1 0 0 0 0
0 0 0 0 1 0 0 0
0 0 0 0 0 1 0 0
0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 1
Как следует из таблицы состояния, каждой ф-ции соотв только один минтерм. Из полученных ур-ний и схемы дешифр следует, что для реализации полного дешифр на m входов (переменных) потребуются n = 2m эл-тов конъюнкции (количество входов каждого эл-та “И” равно m)и m эл-тов отрицания.
Двухступенчатые дешифраторы на интегральных микросхемах. Пример дешифр для пятиразрядного двоичн кода. Каждый дешифр выполнен с управляющими входами, объединенными конъюнктивно. При выполнении условия конъюнкции на вых, номер кот. соотв десятичному эквиваленту двоичн кода, появится уровень логического “0”. В противном случае все выходы находятся в состоянии лог 1 (рис.2.11). Как следует из рис. 2.11, пятиразрядный дешифр, имеющий 32 выхода, выполнен на базе 4х дешифр с использованием одного дополнительного инвертора, что достигнуто благодаря наличию входной управляющей логики каждой интегральной микросх. Входная логика дешифр КР1533ИД7 позволяет реализов ф-цию дешифр 2®3 без дополнит эл-тов, а полного дешифр 2®4 с использов одного инвертора.
