Руководство пользователя по сигнальным процессорам Sharc

Линк-порты 9

/*________ Программа обработки прерывания буфера 2 линк-портов ___________*/

lp2_orig_slave:

/*__Разрешение задержки «подтягивания» к земле на выводе LxACK ведомого __*/

bit clr imask LSRQI; /*Запрещение прерывания запроса обслуживания линкпорта*/

r0=0x10;

dm(LSRQ)=r0; /* Демаскирование состояния запроса передачи lport0 в LSRQ */

if NE jump disabled2; /* синхронизированы. Следующее выставление LxACK */ /* будет указывать ведущему, что ведомый */ /* запрашивает маркер */

/*________________________________________________________________________*/

/*Следующие строки – это проверка, является ли первое слово после DMA словом*/ /* освобождения маркера. Если нет, ведомый считывает другие фиктивные слова */ /*и продолжает оставаться ведомым. Если это – слово освобождения маркера, */ /*ведущий продолжает передавать, а ведомый будет решать, */ /* примет ли он это слово */

nop;

341

9 Линк-порты

nop;

/*Следующие 3 строки показывают, как отклонить маркер */ /* Если их закомментировать, этот ведомый станет ведущим */

/*Если их не комментировать, этот ведомый останется ведомым */

LCNTR=20, DO reject_token UNTIL LCE; reject_token: nop;

jump second_slave_mode;

/*_________Защита от одновременной передачи двумя линк-портами _________*/

bit clr imask LSRQI; /* Запрет прерывания запроса обслуживания линк-порта */

r0=0x10;

dm(LSRQ)=r0; /* Демаскирование состояния запроса передачи lport в LSRQ */

if EQ jump slave_enabled;

/*________________________________________________________________________*/

342

Линк-порты 9

r0=0x0000b000; /*Регистр LCTL: 32-разрядные данные, */ /*LBUF3 настроен на передачу */

bit clr irptl LP3I;/*Очистка отложенного прерывания буфера 3 линк-портов */ bit set imask LP3I; /*Разрешение прерывания буфера 3 линк-портов */

rti;

second_slave_mode:

r1=dm(LBUF3); /*Считывание нового размера блока, передаваемого по DMA */ r0=destination_2;

/*Это начало передачи по DMA */

/* Всегда записывайте LCTL после LAR */

343

9 Линк-порты

rti;

/*_____________Начало программы первоначально ведомого _______________*/

.ENDSEG;

344

Последовательные порты 10

10.1. Обзор

ADSP 2106x имеет два независимых синхронных последовательных порта SPORT0 и SPORT1, которые обеспечивают интерфейс ввода вывода (I/O) с различными периферийными устройствами. Каждый последовательный порт имеет собственные регистры управления и буферы данных. Возможность использования различных вариантов тактовой и кадровой синхронизации позволяет поддерживать ряд протоколов обмена данными через последовательный порт и обеспечивать аппаратный интерфейс со многими преобразователями данных и кодеками промышленного стандарта.

Каждый последовательный порт может работать на полной тактовой частоте процессора, поддерживая скорость передачи данных n Мбит/с, где n – тактовая частота процессора. Возможность независимых приема и передачи данных обеспечивает значительную гибкость при организации коммуникаций через последовательные порты. Данные последовательного порта могут автоматически передаваться во внутреннюю память и из нее с использованием режима передачи с прямым доступом к памяти (DMA – Direct Memory Access). Каждый последовательный порт поддерживает многоканальный режим с временным разделением каналов (TDM – Time Division Multiplexing).

Сигналы тактовой и кадровой синхронизации последовательного порта могут генерироваться внутри процессора или приниматься от внешнего источника. Последовательные порты могут работать с длиной слова от 3 до 32 бит и с различными форматами передачи данных: передача начинается со старших бит или с младших. Они обеспечивают различные режимы синхронизации и передачи, а также компандирование по m закону или А закону.

Последовательные порты имеют следующие характеристики:

♦независимые функции приема и передачи;

♦передача слов данных длиной до 32 бит, начиная со старших бит или с младших бит;

♦двойная буферизация данных – в каждой части последовательного порта (и принимающей и передающей) имеется регистр данных, а также регистр

345

10 Последовательные порты

сдвига; двойная буферизация сокращает время обслуживания последовательного порта;

♦аппаратное компандирование принимаемых и передаваемых данных по µ закону и А закону;

♦сигналы тактовой и кадровой синхронизации могут генерироваться внутри процессора в широком диапазоне частот или приниматься от внешнего источника;

♦управляемые прерываниями передачи одиночных слов данных во внутреннюю память и из нее, которые контролируются ядром процессора ADSP 2106x;

♦передачи по DMA во внутреннюю память и из нее – каждый SPORT может автоматически принимать и/или передавать целый блок данных;

♦цепочка операций DMA для передачи нескольких блоков данных;

♦многоканальный режим с временным разделением каналов – каждый SPORT может избирательно принимать и передавать данные из потока последовательно передаваемых бит с использованием временного разделения каналов; этот режим полезен для интерфейсов Т1.

В табл. 10.1 приведены сигнальные выводы для каждого последовательного порта:

Таблица 10.1. Выводы последовательного порта

Последовательный порт принимает последовательно передаваемые данные на входе DR и последовательно передает данные на выходе DT. Работая в дуплексном режиме, он может одновременно принимать и передавать данные.

Связь через последовательный порт синхронизируется сигналом тактовой синхронизации – каждый бит данных должен сопровождаться импульсом тактовой синхронизации. Каждый последовательный порт может генерировать или принимать собственный сигнал тактовой синхронизации передачи (TCLK) и принимать сигнал тактовой синхронизации приема (RCLK). Частота сигнала тактовой синхронизации, генерируемого процессором самостоятельно, задается в регистрах TDIV и RDIV.

346

Последовательные порты 10

Помимо этого, данные могут передаваться с использованием сигнала кадровой синхронизации. Сигнал кадровой синхронизации может генерироваться либо в начале передачи или приема отдельного слова данных, либо в начале блока слов. Выбор вида генерации сигнала кадровой синхронизации зависит от типа устройства, подключенного к ADSP 2106х через последовательный порт. Каждый последовательный порт может генерировать или принимать собственный сигнал кадровой синхронизации передачи (TFS) и сигнал кадровой синхронизации приема (RFS). Частота внутреннего сигнала кадровой синхронизации задается в регистрах TDIV и RDIV.

На рис. 10.1 изображена блок схема последовательного порта. Данные, предназначенные для передачи, записываются в буфер TX. Эти данные сжимаются (опционально) в схеме компандирования, а затем автоматически пересылаются в передающий регистр сдвига. Из регистра сдвига данные сдвигаются на вывод DT последовательного порта синхронно с сигналом TCLK. Если используется кадровая синхронизация, то сигнал TFS указывает на начало побитовой передачи каждого слова данных. Если последовательный порт активизирован (SPEN=1 в регистре управления STCTL), вывод DT всегда управляется, т. е. не переводится в третье состояние. Исключением является работа последовательного порта в многоканальном режиме. Когда канал не

Рис. 10.1. Блок-схема последовательного порта

347

10 Последовательные порты

используется для передачи, то вывод DT находится в третьем состоянии (см. раздел 10.7 «Работа в многоканальном режиме»).

В приемной части SPORT данные сдвигаются с выхода DR синхронно с сигналом RCLK. При использовании кадровой синхронизации сигнал RFS указывает на начало принимаемого слова данных. После приема целого слова данные расширяются (опционально), а затем автоматически передаются в буфер RX.

Примечание: SPORT ADSP 2106х не является универсальным асинхронным приемопередатчиком (UART) и не может использоваться для связи с устройствами стандарта RS 232 или использовать любые другие протоколы асинхронной связи. Однако, существует один способ реализовать связь ADSP 2106 х с устройствами стандарта RS 232. В этом случае два вывода FLAG можно использовать как асинхронные сигналы приема и передачи данных. Пример реализации этого способа рассмотрен в главе Программирование UART в Digital Signal Processing Applications Using The ADSP 2100 Family, Volume 2.

10.1.1. Прерывания SPORT

Каждый последовательный порт генерирует прерывание передачи по DMA и прерывание приема по DMA. Когда режим DMA через последовательный порт запрещен, прерывания генерируются для каждого принимаемого и передаваемого слова данных. Приоритет прерываний последовательного порта приведен в табл. 10.2.

*Эти имена определены в заголовочном файле def21060.h, поставляемом с программным обеспечением для процессоров семейства ADSP 21000.

Таблица 10.2. Прерывания SPORT

Прерывания SPORT генерируются во втором цикле тактовой синхронизации после того, как последний бит слова зафиксирован или выведен.

10.2. Сигнал сброса последовательного порта

Существует два способа перевода последовательных портов в состояние сброса: аппаратный сброс, использующий вывод процессора , и программный сброс, когда обнуляется бит активизации последовательного порта (SPEN) в

348

Последовательные порты 10

регистрах управления STCTL и SRCTL. Каждый способ по разному влияет на последовательный порт.

Аппаратный сброс блокирует последовательные порты, обнуляя все биты регистров управления STCTL и SRCTL (включая бит активизации SPEN) и регистров деления частоты кадровой синхронизации TDIV и RDIV. Все выполняющиеся операции прерываются.

Программный сброс с помощью бита SPEN блокирует последовательные порты и прерывает все выполняющиеся операции. Также обнуляются биты состояния.

Последовательные порты будут готовы к началу передачи и приема данных через два процессорных цикла после того, как они будут активизированы (в регистрах управления STCTL и SRCTL).

10.3. Регистры управления и буферы данных SPORT

Регистры, которые используются для управления и задания конфигурации последовательного порта, являются частью набора регистров устройства ввода вывода (Input Output Processor – IOP). Каждый SPORT имеет собственный набор регистров управления и буферов данных:

Название

регистра*

STCTLx TXx TDIVx

MTCSx

MTCCSx

SRCTLx

RXx

RDIVx

MRCSx

MRCCSx

SPATHx

KEYWDx KEYMASKx * x=0,1

** только в ADSP 21061

349

10 Последовательные порты

В табл. 10.3 приведены адреса отображенных в карте памяти регистров SPORT и их содержимое при инициализации после сброса. Все регистры 32 разрядные, за исключением 16 разрядного регистра SPATH и ячейки 0xFFFF (Заметим, что для обычной работы последовательного порта (не в режиме многопроцессорной сети) значения регистра SPATH и ячейки 0xFFFF должны оставаться равными значениям инициализации после сброса, т. е. 0х0001).

Программирование регистров управления SPORT осуществляется путем записи значений по соответствующему адресу в памяти. Символические имена регистров и отдельных битов управления могут использоваться в программах ADSP 2106х – определения #define этих имен содержатся в заголовочном файле def21060.h, который находится в каталоге INCLUDE Программного обеспечения процессоров семейства ADSP 21000. Файл def21060.h приведен в приложении Регистры управления/состояния этого руководства. Все биты управления и состояния считаются активными, если равны 1 (если другой вариант не оговаривается специально).

350