2.1 Разработка процессорного модуля и интерфейса

В микропроцессорной технике выделился самостоятельный класс интегральных схем – микроконтроллеры, которые предназначены для встраивания в приборы различного назначения. От класса однокристальных микропроцессоров их отличает наличие встроенной памяти, развитые средства взаимодействия с внешними устройствами.

Микроконтроллер выполнен на основе высокоуровневой n-МОП технологии. Через четыре программируемых параллельных порта ввода/вывода и один последовательный порт микроконтроллер взаимодействует с внешними устройствами. Рассмотрим структурную схему (рисунок 1), и цоколевку микроконтроллера (рисунок 2).

Рисунок 1 - Структурная схема микроконтроллера КМ1816ВЕ51

Структурная схема ОМК содержит:

- блок 8-разрядного центрального процессора ЦП;

- память программ ПЗУ емкостью 4 Кбайт; и память данных ОЗУ емкостью 128 байт;

- четыре 8-разрядных программируемых порта ввода/вывода Р0—РЗ; О последовательный порт;

- два 16-разрядных программируемых таймера/счетчика Т/С0, Т/С1;

- систему прерываний с пятью векторами и двумя уровнями приоритетов;

- блок управления БУ.

Рисунок 2 – Цоколевка корпуса МК 51 и наименование выводов

Блок ЦП содержит 8-разрядный АЛУ, два аккумулятора А и В, регистр слова состояния процессора РSW (Рrocessor State Word) и программно-недоступные буферные регистры ВA и ВР, которые выполняют функции распределения входных и исходных данных АЛУ. Центральный процессор выполняет операции сложения, вычитания, умножения, деления, логические операции И, ИЛИ, НЕ, ИСКЛЮЧАЮЩЕЕ ИЛИ, операции сдвига и сбрасывания. Он оперирует со следующими типами переменных: булевыми (1 бит), цифровыми (4 бит), байтовыми (8 бит) и адресными (16 бит). Характерной особенностью ОМК является большой набор операции с битами: отдельные биты переменных могут быть установлены, сброшены, инвертированы, проверены, переданы. Это позволяет легко реализовывать алгоритмы, которые содержат операции над булевыми переменными типа "да - нет" ("true-false").

Аккумулятор А является источником одного из операндов и местом размещения результата выполнения многих команд. Ряд команд, например, передача информации в/из ОЗУ, команды TEST, INC, DEC могут выполняться без участия аккумулятора. Аккумулятор В используется как аккумулятор лишь в командах умножения и деления, а в других случаях — как одни из РОН. Регистр слова состояния процессора РSW сохраняет информацию о состоянии АЛУ в процессе выполнения программы и имеет формат, приведенный в таблице 1.

Таблица 1 – Формат слова состояния PSW

Бит	Обозначение	Назначение	Доступ к биту
7	C	Флаг переноса	А или П
6	AC	Флаг дополнительного переноса	А или П
5	F0	Флаг пользователя	П
4	RS1	Указатель банка рабочих регистров: 00 – банк 0; 01 – банк 1;10 – банк 2; 11 – банк 3	П
3	RS0
2	OV	Флаг переполнения	П
1	-	Резервный	П
0	P	Бит четности	А или П

Примечание: А – устанавливается аппаратно, П – программно.

Назначение флагов С, АС аналогично назначению флагов CF, AF, в МП i8086. Флаг OV устанавливается в командах сложения и вычитания, если результат превышает емкость 7-разрядной сетки и старший бит не может быть интерпретирован как знаковый; в командах деления OV сбрасывается, а при делении на ноль – устанавливается. В командах умножения OV приобретает значение логической единицы, если результат превышает OFFH. Флаг P является дополнением содержимого аккумулятора А к четности, т.е. 9-разряное слово, которое состоит из 8 бит аккумулятора А и бита Р, имеет всегда четное значение.

Таблица 2 – Назначение выводов микроконтроллера

N вывода	Обозн.	Назначение	Тип	Состояние
1-8	Р1.0 - Р1.7	8-разрядный двунаправленный порт Р1. Вход адреса А0 - А7 при про­верке внутреннего ПЗУ (РПЗУ)	вход / выход	1,0,z
9	/ VPD (/ РП)	Сигнал общего сброса Вывод резервного питания ОЗУ от внешнего источника (для 1816)	вход	1,0,z
10-17	Р3.0 - Р3.7	8-разрядный двунаправленный порт Р3. с дополнительными функциями:	вход / выход	1,0,z
	Р3.0	Последовательные данные приемника - RxD	вход	1,0,z
	Р3.1	Последовательные данные передатчика - ТxD	выход	1,0,z
	Р3.2	Вход внешнего прерывания 0-	вход	1,0,z
	Р3.3	Вход внешнего прерывания 1-	вход	1,0,z
	Р3.4	Вход таймера/счетчика 0: - Т0	вход	1,0,z
	Р3.5	Вход таймера/счетчика 1: - Т1	вход	1,0,z
	Р3.6	Выход стробирующего сигнала при записи во внешнюю память данных: -	выход	1,0,z
	Р3.7	Выход стробирующего сигнала при чтении из внешней памяти данных: -	выход	1,0,z
18 19	BQ2 BQ1	Выводы для подключения кварцевого резонатора	выход вход	1,0,z
20	VSS (Общ)	Общий вывод		0
21-28	Р2.0 - Р2.7	8-разрядный двунаправленный порт Р2. Выход адреса А8 - А15 в режиме работы с внешней памятью В ре­жиме проверки внутреннего ПЗУ выводы Р2.0 - Р2.3 используются как вход адреса А8 - А11 Вывод Р2.7 - разрешение чтения ПЗУ: - (входной)	вход / выход	1,0,z
29	РМЕ (РВПП)	Разрешение внешней программной памяти (активный сигнал – логический 0)	выход	1,0,z
30	ALE / (САВП / )	Выходной сигнал разрешения фиксации адреса. При программирова­нии РПЗУ сигнал: - (входной)	вход / выход	1,0,z
31	/ VPR ( / НПР)	Блокировка работы с внутренней памятью программ. При программировании РПЗУ подается сигнал UPR	вход	1,0,z
32-39	Р0.7 – Р0.0	8-разрядный двунаправленный порт Р0. Шина адреса / данных при работе с внешней памятью. Выход данных D7 – D0 в режиме проверки внутреннего ПЗУ (РПЗУ)	вход / выход	1,0,z
40	UCC	Вывод питания от источника напряжения +5 В	вход	1

2.1.1 Постоянное запоминающее устройство или резидентная память программ (РПП). Имеет информационную емкость 4 Кбайт и выполнена в виде ПЗУ масочного типа. ПЗУ имеет 16-разрядную адресную шину, которая позволяет расширить память до 64 Кбайт путем подключения внешних БИС ПЗУ. Адрес определяется содержимым счетчика команд PC (Program Counter) или содержимым регистра-указателя данных DPTR (Data Pointer Register). Регистр DPTR используется при косвенных переходах или при адресации таблиц. Кроме того, может использоваться в качестве РОН или как один 16-разрядный регистр, или как два независимых 8-разрядпых регистра DPH и DPL.

Рисунок 3 – Распределение адресного пространства РПП

Распределение адресного пространства ПЗУ показано на рисунке 3. Нулевой адрес ПЗУ определяет начало выполнения программы ОМК после сброса. Младшие адреса (003Н, 00ВН, 013Н, 01ВН. 023Н) являются начальными адресами подпрограмм обработки прерывании.

2.1.2 Оперативное запоминающее устройство или резидентная память данных (РПД). Состоит из двух областей (рисунок 4). Первая область - ОЗУ данных с информационной емкостью 128x8 бит расположена по адресам 0 – 7FH. Вторая область - регистры специальных функций (SFR, Special Function Registers) — по адресам 80Н—FFН.

Резидентная память данных адресуется 8-разрядными регистрами адреса (РА) или указателем стека (SР) (см. рисунок 1). Регистр адреса является программно-недоступным регистром, в который загружается адрес ячейки ОЗУ во время выполнения команд. Регистр SР предназначен для адресации стека, который является частью РПД. Содержимое SР инкрементируется перед запоминанием данных в стеке по командам PUSH и CALL и декрементируется по командам POP и RET. Подобный способ адресации элементов стека называют прединкрементным/постдекрементым. В процессе инициализации ОМК после поступления сигнала RESET в SР автоматически загружается код 07Н. Это означает, что. если программа не переопределяет стек, то первый байт данных в стеке будет расположен в ячейке РПД с адресом 08Н.

Рисунок 4 – Карта адресов памяти данных

Резидентная память данных, равно как и РПП, может быть расширена до 64 Кбайт подключением внешних БИС.

2.1.3 Блок управления. Состоит из генератора (Г) тактовых сигналов, программно-недоступного регистра команд (РК) и схемы управления и синхронизации (СК и С) (см. рисунок 1). Структурная схема блока управления показана на рисунке 5.

Код команды, считанной из РПП записывается в 8-разрядный РК и поступает на дешифратор команд (ДШК), входящий в состав СУ и С. Дешифратор команд формирует 24 – разрядный код, который поступает на программируемую матричу (ПЛМ), а после того – на блок логики управления.

Рисунок 5 – Структурная схема блока управления

Блок логики управления на основании декодированного кода команды, внешних управляющих сигналов (сигнала общего сброса), (сигнала блокирования работы РПП) и сигналов от внутреннего формирователя импульсов синхронизации вырабатывает внутренние сигналы управления.

Внутренний формирователь импульсов синхронизации формирует:

- внутренние сигналы синхронизации машинных циклов;

- исходный сигнал разрешения фиксации адреса АЬЕ;

- сигнал разрешения программной памяти PME (формируется только при работе с внешней памятью)

2.1.4 Машинный цикл. Имеет фиксированную продолжительность и содержит шесть состояний S1-S6, каждое из которых по продолжительности равен одному такту.

Каждое состояние или такт состоит из двух фаз — Р1 и Р2. Продолжительность фазы равна периоду сигнала Q, который формируется или встроенным (внутренним) тактовым генератором (рисунок 6) при подключении к выводам 18 (XTL2) и 19 (XTL1) ОМК кварцевого резонатора или RC-цепи, или внешним источником тактовых сигналов.

а – n – МДП технология; б – К – МДП технология.

Рисунок 6 – Принципиальные схемы внутренних тактовых генераторов

Подключение внешнего источника тактовых сигналов к ОМК, выполненных по n – МДП и К – МДП технологиям, отличается тем, что в первом случае внешние импульсы синхронизации поступают на входы 18 (XTL2) и 19 (XTL1). В втором случае внешние синхроимпульсы поступают на выводы 19 (XTL1) и 20 (общий), а вывод 18 (XTL2) остается неподключенным.

При частоте кварцевого резонатора или тактовой частоте внешних импульсов синхронизации 12 МГц продолжительность машинного цикла ревняется 1 мкс.

В блок управления входит также регистр управления потреблением энергии PCON (Power CONtrol) (см. рисунок 5).

2.1.5 Порты ввода/вывода. Р0—Р3 предназначены для обеспечения побайтного обмена информацией ОМК с внешними устройствами по 32 линиям ввода/вывода. Каждая линия порта содержит управляемый регистр-защелку, два буфера и выходной транзисторный каскад. Уровни входных ,. выходных сигналов портов отвечают стандарту ТТЛ-логики. Любую линию портов можно использовать для ввода или вывода информации независимо от других линии. Для того чтобы линия порта использовалась для ввода, в соответствующий D-григгер регистра-защелки необходимо записать логическую единицу. Ее потенциал закроет МДП-транзистор выходного каскада. Физические адреса портов следующие:

- Р0-80Н. при битовой адресации 80Н—87Н;

- Р1-90Н, при битовой адресации 90Н—97Н;

- Р2-А0Н, при битовой адресации А0Н—А7Н;

- Р3-В0Н, при оптовой адресации В0Н—В7Н.

Порт Р0 является двунаправленным, поскольку через него можно в любой момент вводить и выводить информацию. Выводы порта Р0 имеют три состояния. Через порт Р0:

- выводится младший бант адреса А7—А0 при работе с внешним ПЗУ и внешним ОЗУ;

- выдается из ОМК и принимается в ОМК байт данных при работе с внешней памятью, при этом обмен байтом данных и вывод младшего байта адреса внешней памяти мультиплексован во времени;

- задаются данные при программировании внутреннего ПЗУ (ERROM).

Порты Р1-РЗ являются квазидвунаправленными, поскольку в любой момент через порты можно только выводить информацию. Для ввода информации необходимо записать во все разряды регистра-защелки логические единицы. После этого можно выполнять ввод.

Через порт Р1 выводится младший байт адреса при программировании внутреннего ПЗУ ERROM и при чтении внутреннего ПЗУ.

Через порт Р2 выводится старший байт адреса А15—А8 при работе с внешним ПЗУ и внешним ОЗУ в тех случаях, когда адрес является 16-разрядным; задается старший байт А15-А8 адреса при программировании и при чтении внутреннего ПЗУ (ERROM).

Порт РЗ может использоваться как для ввода/вывода информации, так и для реализации альтернативных функций обмена информацией. Каждую из восьми линий порта Р3 пользователь может запрограммировать на выполнение альтернативных функций записью единицы в соответствующие биты, регистра замка (Р3.0-З3.7) порта Р3.

2.1.6 Последовательный порт. Предназначен для обеспечения последовательного обмена данными. Может использоваться или как регистр сдвига, или как универсальный асинхронный приемопередатчик с фиксированной или переменной скоростью обмена и с возможностью дуплексного режима. Последовательный порт может работать в одном из четырех режимов (режим 0, режим 1, режим 2, режим 3), выбрать который возможно путем записи управляющего слова в регистр SCON (Serial port CONtrol).

В режиме 0 последовательный порт представляет собой 8-разрядный регистр сдвига. Байт информации передается и принимается через выход RxD, при этом через вывод TxD выдаются сигналы синхронизации сдвига. Прием и выдача байта начинается с младшего разряда и заканчивается старшим. Скорость обмена фиксирована и равняется f/12, где f – частота синхронизации ОМК. Передача начинается по любой команде, которая использует буфер приемника – передатчика SBUF как регистр назначения, например: MOV SBUF, A.

В режиме 1 последовательный порт представляет собой 8-разрядный универсальный асинхронный приемопередатчик с переменной скоростью обмена. Через TxD передаются, а через RxD принимаются 10 бит: нулевой старт-бит, 8 бит информации и единичный стоп-бит. Скорость обмена является переменной. Она определяется частотой переполнения таймера 1/f_out1 и битом SMOD регистра PCON. Передача начинается при выполнении любой команды, которая использует SBUF как регистр назначения, например: MOV SBUF, #25; переслать в SBUF число 25.

В режимах 2 и 3 последовательный порт представляет собой 9-разрядный универсальный синхронный приемопередатчик с фиксированной (для режима 2) и переменной (для режима 3) скоростью обмена. В режиме 2 скорость обмена равняется f/32 при SMOD = 1 или f/64 при SMOD = 0. В режиме 3 скорость обмена определяется таймером 1, как и в режиме 1.

Через вывод TxD последовательный порт передает или с выхода RxD принимает 11 бит: нулевой старт-бит, 8 бит данных, программируемый девятый бит ТВ8 и единичный стоп-бит. Режимы 2 и 3 отличаются от режима 1 лишь наличием 9-го программируемого бита.

Вследствие этого изменяются условия окончания цикла прием: блок управления приемом формирует сигнал управления "Загрузка SBUF" загружает стоп-бит в разряд RB8 регистра SCON и устанавливает флаг прерывания приемника RI в единицу лишь в том случае, если в последнем такте сдвига выполняются два условия: R1 = 0 и SM2 = 0 или значение девятого принятого бита данных равняется единице.

Значения стон-бита в режимах 2 и 3 не влияют па SHUF, RB8 или R1.

2.1.7 Блок таймеров/счетчиков (Т/С). Предназначен для подсчета внешних событий (режим счетчика), реализации программно управляемых задержек и выполнения времязадающих функций (режим таймера). В режиме таймера содержимое Т/С инкрементируется в каждом машинном цикле, т. е. через каждые 12 периодов резонатора. В режиме счетчика содержимое Т/С инкрементируется при переходе из единицы в ноль внешнего входного сигнала, который поступает на выводы ОМК (вывод Т0 для Т/С0, вывод Т1 — для Т/С1). Опрос значения внешнего входного сигнала выполняется в фазе Р2 состояния S5 каждого машинного цикла. Содержимое счетчика увеличивается па единицу, если в предыдущем цикле поступил входной сигнал высокого уровня (1), а в следующем - сигнал низкою уровня (0). Новое инкрементированное значение счетчика формируется в фазе Р1 состояния S3, машинного цикла, который является следующим после того цикла, в котором был зафиксирован переход из единицы в ноль. Для фиксирования хода необходимо два машинных цикла. Поэтому максимальная частота подсчета входных импульсов равняется 1/24 частоты резонатора. Для гарантированного считывания входного сигнала он может удерживать свое значение на протяжении, по меньшей мере, единицы машинного цикла ОМК.

В состав блока таймеров/счетчиков входят:

- два 16-разрядных регистра Т/С0 и T/C1;

- 8-разрядный регистр режимов ГМOD;

- 8-разрядный регистр управления TCON;

- схема инкремента;

- схема фиксации сигналов INT0, INT1, Т0, Т1; О схема управления флагами;

- логика управления Т/С.

Регистры Т/С0 и Т/С1 выполняют функцию хранения результатов счета. Каждый из них состоит из двух 8-разрядных регистров - TH0, TL0 и TH1, TL1 соответственно (ТН — старшие, TL — младшие регистры). Каждый из этих регистров имеет свой адрес и может быть использован как РОН, если соответствующий таймер не используется.

Начальный код счета заносится в регистры Т/С программно. Признаком окончания счета является переполнения регистра Т/С, т. е. переход его содержимого из состояния "все единицы" в состояние "псе нули".

Регистр режимов TMOD, предназначенный для приема и сохранения кода который определяет:

- один из четырех возможных режимов работы каждого Т/С; О выполнение функций таймеров пли счетчиков;

- управление Т/С по внешнему выводу.

Регистр управления/статуса TCON предназначен для приема и хранения кода управляющего слова.

Схема инкремента предназначена:

- для увеличения на единицу в каждом машинном цикле содержимого регистров Г/С0, Т/С1, для которых выполняется функция таймера и разрешен счет;

- для увеличения на единицу содержимого регистров Т/С0, Т/С1, для которых выполняется функция счетчика, при этом счет разрешен и на соответствующем входе ОМК (Т0 для Т/С0 и Т1 для Т/С1) зафиксирован счетный импульс.

Схема фиксации , , Т0, Т1 представляет собой четыре триггера. В фазе Р2 состояния S5 каждого машинного цикла в них запоминается информация, которая поступила по выводам , , Т0, Т1.

Схема управления флагами устанавливает и сбрасывает флаги переполения Т/С и флаги запросов внешних прерываний.

Логика управления синхронизирует работу регистров Т/С0 и Т/С1 в соответствии с запрограммированными режимами работы и синхронизирует работу блока Т/С с работой ОМК.

2.1.8 Режимы работы Т/С. Режим работы каждого Т/С определяется значениями битов М0, Ml в регистре TMOD. Таймеры Т/С0 и Т/С1 имеют четыре режима работы. Режимы 0, 1, 2 одинаковы для обоих Т/С; в этих режимах они полностью независимы друг от друга. Работа Т/С0 и Т/С1 в режиме 3 различается. При этом установление режима 3 в Т/СО влияет на режимы работы Т/С1.

Режим 0 (М0 = 0 Ml = 0). Таймер в режиме 0 представляет собой устройство на базе 13-разрядного регистра и является 8-разрядным таймером (счетчиком) с пятиразрядным предделителем на 32.

Режим 1 (М0 = 1 М1= 0). Отличие от режима 0 состоит в том, что установка режима 1 превращает Т/С в устройство с 16-разрядным регистром Таймер/счетчик Т/С0 состоит из программно доступных пар регистров TL0, ТН0, Т/С1 — из программно доступных пар регистров TL1, TH1.

Режим 2 (МО - 0. Ml = 1). В режиме 2 Т/С представляет собой устройство на базе 8-разрядного регистра TL0 для Т/С0 и TL1 для Т/С I. При каждом переполнении TL устанавливается флаг TF в регистре TCON. Кроме того, осуществляется автоматическая перезагрузка содержимого ТН в TL. Регистры ТН0 и ТН1 эагружаотся программно. Перезагрузка TL0 и TL1 с TH1 не влияет на содержимое регистров ТН0 и TH1.

Режим 3. Таймер/счетчик 1 заблокирован и сохраняет свое pyачение. Таймер/счетчик 0 в режиме 3 представляет собой два независимых устройства на базе 8-разрядных регистров TL0 и TН0. Устройство на базе TL1 может работать как в режиме таймера, так и в режиме счетчика, а на базе TН0 - только в режиме таймера.

2.1.9 Система прерываний. Предназначена для реагирования на внешние и внутренние события.

Рисунок 7 – Функциональная схема системы прерываний

К внешним событиям относятся появление нулевого потенциал, (или среза) на выводах и , к внутренним - переполнения таймеров/счетчиков, завершение последовательного обмена. Внешние или внутренние собятия вызывают установку соответствующих флагов: IE0, IE1, TF0, TF1, R1 и TI, которые и вызывают прерывания. Отметим, что все перечисленные флаги могут быть программно установлены или сброшены, при этом их программная установка вызовет прерывания точно таким же образом, как и реакция на событие. Кроме того, прерывания на выводах и могут вызываться программным сбрасыванием битов Р3.2 и Р3.3. Управление системой прерывания осуществляется с помощью записи управляющих слов в регистры ТСО, IE и IP. Регистр разрешения прерываний IE предназначен для разрешения или запрета прерываний от соответствующих источников. Регистр приоритетов прерываний IP предназначен для установки уровней приоритетов прерывания для каждого из пяти источников прерываний.

Внешние прерывания воспринимаются или по переходу сигнала на входах INTO и INT1 из Н-уровня в L-уровень, или по нулевому уровню сигнала в зависимости от состояния битов IT0, IT1 регистра TCON. При прерывании по нулевому уровню этот уровень должен держаться не меньше, чем 12 периодов сигнала тактовой частоты CLK. При поступлении одного из сигналов INT0 или INT1 устанавливается флаг IE0 или IE1 в регистре TCON, что вызывает соответствующее прерывание.

Сброс флагов IE0 или IE1 осуществляется аппаратно лишь в том случае, если прерывание происходит по переходу сигнала из единицы в ноль. Если прерывание вызвано нулевым уровнем сигнала, то сбрасыванием флагов IE0 или IE1 руководит соответствующая подпрограмма обслуживания прерывания путем снятия запроса прерывания.

Прерывания от таймеров/счетчиков вызываются единичными значениями флагов TF0 или TF1 в регистре TCON. Флаги TF0 и TF1 устанавливаются при переполнении соответствующих таймеров. Сбрасывание флагов TF0 и TF1 выполняется автоматически при переходе к подпрограммам обработки прерываний.

Прерывания от последовательного порта вызываются установкой флагов ТI или RI в регистре SCON. Сброс флагов ТI или RI большей частью осуществляется в подпрограмме обработки прерывания.

Каждый из описанных типов прерываний может быть разрешен или запрещен с помощью установки/сброса соответствующего бита в регистре IE. Сбросом бита EA можно запретить одновременно все прерывания.

В состав системы прерываний входят также логика обработки флагов прерывании и схема формирования вектора прерывания. Логика обработки флагов прерываний осуществляет приоритетный выбор запроса прерывания, сбрасывает соответствующий флаг и инициирует аппаратную реализацию команды перехода на подпрограмму обслужили прерывания. Каждому из источников прерываний с помощью установки/сброса соответствующего бита в регистре IP присваивают один из двух уровней приоритета - высокий или низкий. Программа обработки прерывания не может прерываться другим запросом прерывания того же уровня приоритета Программа обработки, которая имеет низкий уровень прерываний может быть прервана запросом прерывания с высоким уровнем. При одновременном поступлении запросов с разными уровнями сначала обслуживается запрос с высоким уровнем приоритета. При одновременном поступлении запросов с одинаковыми уровнями обработка их осуществляется в порядке последовательности внутреннего опроса флагов.

Схема формирования вектора прерывания формирует двухбайтные адреса подпрограмм обслуживания прерывания в зависимости от источника прерывания.

2.1.10 Режимы энергопотребления ОМК. В ОМК, выполненных по n-МДП - технологии, регистр PCON содержит лишь 1 значащий бит SMOD, которым управляет скоростью передачи последовательного порта. Остальные биты не определены и зарезервированы для дальнейшего расширения моделей ОМК. Поэтому существует лишь один режим пониженного потребления, который обеспечивает питание внутреннего ОЗУ, если значение сигнала на выводе больше, чем на выводе Ucc. Это реализуется с помощью двух диодов, от катодов которых осуществляется питания ОЗУ. а аноды соеди нены с выводами RST п Ucc.

В ОМК, выполненных по К-МДП - технологии. есть два режима уменьшенного энергопотребления: режим холостого хода и режим микропотребления. Выбор и управление режимами осуществляется с помощью регистра управления потреблением PCON, который в этом случае имеет больше значащих бит. Адресация отдельных битов в регистре PCON не допустима.

Источником питания в режимах холостого хода и микопотребления является вывод Ucc. Режимы уменьшенного энергопотребления инициируются установкой битов PD и IDl.