Скачиваний:
110
Добавлен:
21.02.2014
Размер:
2.01 Mб
Скачать

3.3 Подключение устройств памяти и ввода-вывода к магистралям микроЭвм

В микропроцессорных системах, построенных на основе МП БИС К1810ВМ86, могут быть использованы 8-и 16-разрядные устройства ввода—вывода и 16-разрядные уст­ройства памяти. С МП К1810ВМ88 используются только 8-раз­рядные устройства или 16-разрядные с применением специаль­ной схемы преобразования разрядности магистрали.

Вариант подключения устройств памяти и вво­да—вывода к магистралям МП К1810ВМ86 показаны на рисунок 17.

При подключении 8-разрядных УВВ к старшему или млад­шему байту магистрали данных на дешифратор адреса подаются также сигналы АО и , указывающие на обращение процессо­ра соответственно к младшему и старшему байтам.

Рисунок 17 — Подключение к магистралям микроЭВМ устройств памяти и ввода-вывода

Если МП БИС работает в минимальном режиме и для обра­щения к устройствам используются управляющие сигналы и , то дешифратор адреса памяти и УВВ должен распознавать сигнал и в зависимости от его состояния формировать сигналы выбора устройств памяти или ввода—вывода.

Для упрощения в дальнейших схемах сигналы, участвующие в выборке устройств, не будут показываться.

4 РАЗРБОТКА ПОДСИСТЕМЫ ВВОДА/ВЫВОДА, ПРЕРЫВАНИЙ, ПРЯМОГО ДОСТУПА К ПАМЯТИ

4.1 Контроллер прямого доступа к памяти КР580ВТ57

БИС программируемого контроллера прямого доступа к памяти КР580ВТ57 предназначена для организации высоко­скоростного обмена данными между па­мятью и внешними устройствами, выпол­няемого по инициативе внешнего устрой­ства. Контроллер прямого доступа к памяти (КПДП) генерирует управляю­щие сигналы, необходимые для организа­ции обмена. КПДП содержит четыре ка­нала прямого доступа, каждый из ко­торых обеспечивает передачу блока данных размером до 16 Кбайт с произвольным начальным адресом в диапа­зоне от 0 до 64 Кбайт.

Рисунок 18 — Структурная схема контроллера прямого доступа к памяти КР580ВТ57

Упрощенная структурная схема КПДП приведена на рисунке 18. В состав БИС входят: двунаправленный двустабильный буфер данных (ВD), предназна­ченный для обмена информацией между МП и КПДП; схема управления чте­нием/записью (RWCU), адресующая вну­тренние регистры КПДП и управляющая обменом по шине D(7-0); блок управле­ния (СU), содержащий регистры режима и состояния КПДП и обеспечивающий последовательность операций, необходи­мую для организации режима прямого доступа к памяти; блок управления при­оритетами (РСU), обеспечивающий определенный порядок обслуживания запро­сов внешних устройств; четыре канала прямого доступа (СН0 — СН3), каждый из которых содержит регистр адреса ячейки памяти, с которой производится обмен, и счетчик циклов обмена, два старших разряда которого отведены для задания операций обмена.

Схема под­ключения КПДП к системной шине с использованием буферного регистра К589ИР12 показана на рисунке 19.

Рисунок 19 — Схема под­ключения КПДП к системной шине с использованием буферного регистра К589ИР12

Назначение входных, выходных и управляющих сигналов КПДП приве­дено при описании выводов микросхемы в таблице 12.

Таблица 12 — Описание выводов контроллера прямого доступа к памяти КР580ВТ57

Обозначение вывода

Номер контакта

Назначение вывода

1

2

3

D(7-0)

21;22;23;26;

27;28;29;30

Входы/выходы данных для обмена с МП

Продолжение таблицы 10

1

2

3

I/OR

1

Чтение ввода/вывода — двунаправленный тристабильный вход/выход; входной сигнал L-уровня разрешает чтение информации из КПДП в МП; выходной сигнал L-уровня разрешает чтение из ВУ

I/OW

2

Запись ввода/вывода — двунаправленный тристабильный вход/выход; входной сигнал L-уровня разрешает программирование КПДП: выходной сигнал L-уровня разрешает запись в ВУ

CLK

12

Вход тактовых импульсов

RESET

13

Вход установки 0

A(3-0)

35;34;33;32

Двунаправленные тристабильные адресные выводы

CS

11

Выбор микросхемы

A(7-4)

40;39;38;37

Тристабильные адресные выходы

READY

6

Готовность — входной сигнал Н-уровня указывает на готовность к обмену

HRQ

10

Запрос захвата — выходной сигнал Н-уровня указывает на запрос о доступе КПДП к системным шинам

HLDA

7

Подтверждение захвата — входной сигнал Н-уровня указывает на возможность доступа к системным шинам

MEMR

3

Чтение из памяти — тристабильный выход; выходной сигнал L-уровня разрешает чтение из ячейки памяти, адресуемой КПДП

MEMW

4

Запись в память — тристабильный выход; выходной сигнал L-уровня разрешает запись в ячейку, адресуемую КПДП

AEN

9

Разрешение адреса — сигнал Н-уровня используется для блокировки некоторых шин адреса и данных

ADSTB

8

Строб адреса — сигнал Н-уровня указывает на нахождение на шине D(7—0) старшего байта адреса ЗУ

TC

36

Конец счета — сигнал Н-уровня определяет выполнение последнего цикла передачи блока данных

MARK

5

Маркер — сигнал Н-уровня указывает, что до конца передаваемого блока необходимо выполнить число циклов обмена, кратное 128

Продолжение таблицы 10

1

2

3

DRQ3-DRQ0

16;17;18;19

Запросы прямого доступа к памяти каналов СН3-СН0; сигнал Н-уровня указывает на запрос от ВУ

DACK3-DACK0

15;14;24;25

Подтверждение запросов прямого доступа к памяти каналов СН3-СН0; сигнал L-уровня указывает на разрешение обмена

UСС

31

Напряжение питания ( + 5 В)

GND

20

Напряжение питания (0 В)

Основные электрические параметры микросхемы КР580ВТ57 при температуре окружающей среды + 25 + 10°С приве­дены ниже:

Выходное напряжение логического нуля UOL, В < 0,45

Выходное напряжение логической единицы UOH, В > 2,4

Ток потребления IСС, мА < 100

Ток утечки на входах IIL, мкА < 1,5

Ток утечки на управляемых выводах IОL, мкА —1,5,...,1,5

Тут вы можете оставить комментарий к выбранному абзацу или сообщить об ошибке.

Оставленные комментарии видны всем.

Соседние файлы в папке НА БАЗЕ МИКРОПРОЦЕССОРА К1810ВМ86