курсовой проект / НА БАЗЕ МИКРОПРОЦЕССОРА К1810ВМ86 / Сканированные мп

3.2. Архитектура и режим раб ты микропроцессора К1810ВМ86

БИС К1810ВМ86

однокристальный

тельный 16 - разрядный

выполненный I

канальной Ч< по усовершенствованной '

щей получить среднее время задержки

распространения i

2 не и обеспечить высокую функциональность

плотность

Основными | архитектурными

особенностями микросхемы К1810ВМ86, I

отличающими ее от микросхемы КР580ИА8ОА и позволяющими больше чем на порядок повысить производительность систем, являются:

1) более мощная система команд с расширенными возможностями адреса­ции памяти, включающая команды уmhoжения, .деления и обработки последова­тельностей байтов или слов:

2| аппаратная реализация процесса со­вмещения операции выполнения и выбор­ки команд;

3) более гибкая и мощная организация системы прерываний:

4) аппаратная реализация некоторых механизмов взаимодействия нескольких процессоров, упрощающая построение сложных мультипроцессорных систем.

Основные системные характеристики микропроцессора К1810ВМ86

Тактовая частота. МПц..... 5

Объем адресуемой памяти. Mбайт 1

Разрядность адресной шины . . . 20|

» шины ..ut!:M!,i:-..... i6

Число адресуемых устройств:

ввода/вывода........ \v,

основных команд.......

Максимальная потребляемая мощ-

тиГкорпус'а: : : : '. '. • • гт:*м,<п

Структурная схема микропроцессора К1810ВМ86 представлена на рис. 3.1 а, она включает следующие устройства [2, У]- арифметико-логическое устройство \XlV) с тремя регистрами временного хранения операндов (RGB) и регистром признаков (RS); группу регистров общего назначения (R0 - R7); микропрограммное устройство управления (MCV) для упра-впения выполнением команд; схему упра­вления доступом к магистрали (DMU); схему внутренней синхронизации (CLG), преобразующую внешние тактовые им­пульсы во внутренние последовательно­сти синхроимпульсов и обеспечивающую синхронизацию МП с медленными ЗУ и УВВ; схему обработки запросов преры­ваний (INTU); схему управления циклами обмена (С С), осуществляющую управле­ние работой 16-разрядного канала адре­са/данных; буферы канала адреса/ цанных (BD/A); указатель команд (IP), выполняющий функции программного счетчика; сегментные регистры (RGS), со­держащие базовые адреса программ, данных и стека; сумматор адреса (Sm), служащий для вычисления 20-разрядного физического адреса; регистры очереди команд (RI), предназначенные для форми­рования шестибайтной очереди команд, готовых к исполнению.

Отличительной особенностью архи-.тектуры микропроцессора К181ОВМ86 является наличие двух основных асин­хронно работающих устройств: устрой­ства обработки (УО) и устройства сопря­жения канала (УСК). Упрощенная струк­турная схема, представляющая МП в виде двух независимых устройств, изо­бражена на рис. 3.1,6. УО декодирует и выполняет команды, а УСК осущест­вляет связь с внешними устройствами, обеспечивает выборку команд и данных из памяти, формирует очередь команл Организация параллельной работы УО и УСК и уменьшение конфликтных си­туаций при обращении к памяти за счет применения очереди команд позволяет существенно повысить производитель-

ность систем на основе микропроцессора К181ОВМ86.

Регистровая модель микропроцессора К181ОВМ86 приведена на рис. 3.2, я. Ре­гистры CS, DS, SS и ES называются сег­ментными регистрами и используются при обращении к памяти для вычисления

физических адресов ячеек. Основное на­значение этих регистров следующее: ре­гистр программного или кодового сег­мента (CS) определяет текущий про­граммный сегмент; содержимое регистра CS вместе с содержимым указателя команд (IP) задает адрес очередной команды выполняемой-программы; ре­гистр сегмента данных, или информа­ционного сегмента (DS), используется в командах при обращении к данным; ре­гистр стекового сегмента (SS) определяет текущий стековый сегмент и используется в командах обращения к стеку, при обра­ботке подпрограмм и прерывании; ре­гистр дополнительного сегмента (ES) обычно применяется как вспомога­тельный сегмент данных.

Регистры общего назначения АХ, ВХ, СХ и DX, называемые также регистрами данных, используются при выполнении арифметических и логических операций. Эти же регистры могут выполнять неко­торые специальные функции, что и нашло отражение в их мнемонических обозначе­ниях- АХ - аккумулятор, ВХ - базовый регистр, СХ - счетчик. DX - регистр данных. Эти регистры общеп: .,:.-■: .•:.-■;;■<: допускают раздельную ллр ;

старшим (Я) и младшим (L) половинам и могут использоваться в виде набора 8-разрядных регистров.

Регистры общего назначения SP, ВР, SI и DI называются адресными регистра­ми, так как в них хранятся относительные адреса, используемые для определения адресов операндов в пределах одного из сегментов памяти. В указателе стека (SP) и в указателе базы (ВР) содержатся отно­сительные адреса в пределах стекового сегмента памяти, а в регистре индекса ис­точника (SI) и. регистре индекса приемни­ка {DI) хранятся относительные адреса в пределах сегмента данных.

В пределах любого из сегментов емкостью в 64К байт обращение к опе­рандам происходит с помощью 16-раз­рядного адреса смещения в сегменте. Этот адрес определяется способом адре­сации и называется также исполни­тельным адресом (ЕЛ). 20-разрядный фи­зический адрес памяти (ADDR) форми­руется в сумматоре адреса (Sm) посред­ством сложения 16-разрядного адреса смещения в сегменте с 16-разрядным адресом в сегментном регистре, сдви­нутым на четыре разряда влево (рис. 3.2,6).

Рассмотренные функции регистров микропроцессора К181ОВМ86 являются основными и реализуются в командах по умолчанию. Дополнительные возможно­сти использования регистров указывают­ся при описании конкретных видов команд.

Регистр признаков или флагов (RS) со­стоит из одноразрядных регистров, фик­сирующих состояние процессора и приме­няемых для управления его функциониро­ванием (рис. 3.2, в). Флаги CF, PF, AF, SF и ZF аналогичны флагам микропроцессо­ра КР580ИК80А и характеризуют резуль­тат выполнения последней арифметиче­ской или логической операции. Флаг переполнения OF устанавливается в со­стояние 1 при переполнении, возникаю­щем в результате арифметических опера­ций над величинами со знаком. Флаги DF, IF и TF применяются для управле­ния микропроцессором. Флаг направле­ния DF служит для автоматического уве­личения или уменьшения адреса при обработке последовательностей символов (имитация режимов автоинкрементной

и автодекрементной адресации). Установ­ка флага разрешения прерывания IF раз­решает МП-прием запроса прерывания на входе INT. Установка флага трасси­ровки TF переводит МП в состояние пре­рывания после выполнения каждой команды, т. е. организует режим пошаго­вого выполнения программ.

Микропроцессор К1810ВМ86 предназ­начен для использования как в простых однопроцессорных, так и в сложных му­льтипроцессорных системах управления и обработки информации. В связи с этим МП имеет специальный вывод MN/MX (см. рис. 3.1, а) для задания минимального или максимального режимов функциони­рования. Каждый режим характеризуется некоторым набором управляющих сигна­лов, соответствующим сложности проек­тируемой системы. При подключении вы­вода MN/MX к выводу Uее микропро­цессор настраивается на работу в мини­мальном режиме, в котором все сигналы управления периферийными устройства­ми вырабатываются самим МП. При подключении вывода MNIMX к выводу GND происходит изменение функций ря­да управляющих сигналов и МП перена­страивается на работу в максимальном режиме. В этом режиме МП используется обычно с системным контроллером, гене­рирующим сигналы управления системой. Управляющие сигналы максимального режима работы на рис. 3.1, а заключены в круглые скобки.

Назначения выводов МП и соответ­ствующих им сигналов, общих как для максимального, так и для минимального режимов, приведены в табл. 3.1. Назначе­ния выводов, относящиеся только к ми­нимальному режиму, даны в табл. 3.2, а только к максимальному — в табл. 3.3. В максимальном режиме, как это видно из табл. 3.3, МП использует лишь три вывода ST0 — ST2 для управления пери­ферией и ЗУ через контроллер, а на остальных пяти выводах генерируются сигналы, необходимые для организации работы МП в мультипроцессорных систе­мах.

Микропроцессор К1810ВМ86 осущест­вляет обмен информацией с ЗУ и ВУ че­рез 16-разрядный канал адреса/данных с помощью временного мультиплексиро­вания. Цикл функционирования канала

включает обычно выдачу адресов ЗУ или УВВ. данных, а также сигналов, сопрово­ждающих процесс обмена, и состоит из четырех машинных тактов (Tt. Г,. Т3. Г4). В такте Tv в канал выдается адрес ЗУ или

УВВ. Обмен данными для цикла записи происходит в тактах Т2. Г3. Т4. а для ци­кла чтения — в тактах Т3, Т4. Такт Т2 в цикле чтения используется тля пере­ключения МП из режима записи в режп ■;

11тения. а канал переводится в высокоим-пелансное состояние. Для согласования с медленными УВВ или ЗУ с помощью сигнала RDY между тактами Т3 и Т4 мо­гут включаться дополнительные такты ожидания (Ги), в течение которых данные в канале остаются неизменными. Нако­нец, в ряде случаев между отдельными циклами канала могут вводиться хо-юстые такты (Т5).

Временные диаграммы циклов чтения и записи для минимального режима приставлены на рис. 3.3. В цикле чтения [рис. j.j.ii) выдается сигнал чтения R, а также сигналы управления направле­нием обмена РО / 7Р и разрешением пере­дачи данных DE. Сигнал DE разрешает шинным формирователям передать длимые в МП. В цикле записи (рис. 3.3,6) сигнал DE выдается раньше, чем в цикле чтения, а выдача данных и сигнала запи­си W производится по переднему фронту в такте Т2. Для многих ЗУ и УВВ тре-спетея постоянство адреса в течение все­го цикла канала, поэтому в такте Т, ка­ждого никла выдается стробирующий сигнал STB. позволяющий зафиксировать адрес по заднему фронту сигнала STB. Сигналы состояния ST3, ST4 указы­вают сегментный регистр, используемый в текущем цикле канала для вычисления физического адреса ячейки памяти, в со­ответствии с табл. 3.4. Определение типа

цикла канала для максимального режима с помошью сигналов ST2, ST1 и ST0 представлено в табл. 3.5. Назначение остальных сигналов состояния приведено в табл. 3.1.

Три 16-разрядных регистра очереди команд (ЯЛ микропроцессора обеспечи­вают временное хранение 6 бай г очереди команд (см. рис. 3.1.я). УО микропроцес­сора при выполнении команды извлекает из очереди байт кода команды, ме требуя доступа к каналу. УСК микропроцессора следит за состоянием очереди команд, пополняя се. когда apvi пе системные эле­менты не занимают память. При выпол­нении команд передачи управления оче­редь сбрасывается и после завершения перехода в место передачи управления начинает заполняться вновь. В макси­мальном режиме МП передает информа­цию о состоянии очереди на выходы OS0 и QSI. Эта информация используется внешними процессорами. Коды состоя­ния очереди приведены в табл. 3.6.

конденсатора «5=1 мс. Поэтому для вы­дачи состояния низкого или высокого уровня сигнала на выходе БИС необходи­мо осуществлять периодическое восста­новление информации (или се регенера­цию) с периодом tREF ^ 1 -н 2 мс. Динами­ческие микросхемы памяти строятся на основе биполярных МОП-транзисторов.

Модуль динамической памяти на МОП-структурах показан на рис. 14.5,». В основе запоминающего элемента лежат один конденсатор и один МОП-транзи­стор. На схеме конденсатор показан в ви­де отдельного элемента, хотя реально его функции выполняет емкость затвор-под­ложка.

Главные отличия динамических ми­кросхем памяти от статических заклю­чаются в следующем: отсутствует источ­ник питания запоминающих ячеек; необ­ходимы логические схемы, обеспечиваю­щие регенерацию информации; обрамле­ние требует более сложных схем; макси­мальная простота схемы накопителя для обеспечения минимально занимаемой площади; меньшая потребляемая мощ­ность, поскольку динамический запоми­нающий элемент не потребляет тока, за исключением тех относительно коротких отрезков времени, когда к нему обра­щаются.

По способу организации регенерации информации динамические полупровод­никовые ЗУ делятся на три вида: с пла-нарной регенерацией, с накачкой заряда, со строчной регенерацией [12].

Особенностью микросхем с планар-ной регенерацией является наличие уси­лителя считывания — регенерации в ка­ждой запоминающей ячейке. Регенерация информации осуществляется в спе­циальный цикл, так называемый цикл ре­генерации, повторяемый с частотой / = = 10 кГц, вне зависимости от режимов работы микросхемы. В этот цикл на ми­кросхему подаются все сигналы, необхо­димые для работы при записи или считы­вании, кроме сигнала выборки. За цикл регенерации производится одновременно регенерация информации во всех ячейках памяти микросхемы. Если в течение вре­мени регенерации к микросхеме памяти не было обращений, то для предотвра­щения потери информации должен быть сформирован служебный цикл обращения.

Отсчет времени периода регенерации может производиться, например, тайме­ром pei енерации, запускаемым в момент отсутствия соответствующего импульса обращения. Недостатками микросхем с та­ким видом регенерации являются увели­чение размера запоминающей ячейки и, как следствие, увеличение размеров кристалла и его стоимости.

Микросхемы с накачкой заряда, назы­ваемые иногда квазистатическими, име­ют возможность одновременной регенера­ции информации во всех ячейках памяти с помощью специального импульса реге­нерации (накачки заряда), подаваемого обычно асинхронно на дополнительный вход микросхемы памяти с периодом ре­генерации tREF = 0,01 —0.1 мс.

Регенерация информации осуществля­ется по специальным цепям, что позво­ляет совмещать во времени подачу им­пульса регенерации с рабочими циклами обращения. Запоминающая ячейка в мик­росхемах этого типа имеет вид бистабиль-ного триггера, выполненного на четырех транзисторах и подключенного через клю­чи к шинам записи и считывания.

Микросхемы со строчной регенерацией содержат число усилителей считыва­ния/записи, равное числу столбцов, и от­личаются простотой выполнения запоми­нающей ячейки, которые состоят из трех транзисторов или одного. У однотран-зисторных микросхем памяти более слож­ный усилитель считывания, но размер кристалла существенно меньше, посколь­ку меньше размер ячейки памяти. Это позволяет иметь более высокий процент годных микросхем и более низкую их стоимость. Регенерация информации в микросхемах этого типа осуществляется формированием специального цикла реге­нерации, который, как правило, представ­ляет собой либо цикл считывания по адресу регенерации, либо цикл записи по адре­су регенерации с блокировкой записи.

В одном цикле регенерируют одновре­менно все ячейки памяти одной из строк памяти выбранного адреса. При изготов­лении сверхбольших микросхем памяти используется последовательная адресация для сокращения числа выводов корпусов.

Вначале на адресные входы поступает адрес строки, запоминаемый в допол­нительном регистре-фиксаторе, а затем

на те же входы подается адрес столбца, запоминаемый в другом регистре-фикса­торе. С регистров адресные коды посту­пают на адресные и разрядные формиро­ватели.

ОЗУ динамического типа серии К565. Микросхемы серии К565 представляют со­бой оперативные запоминающие устрой­ства с произвольной выборкой динамиче­ского типа, изготавливаются по л-ка-нальной МОП-технологии с кремниевы­ми затворами и двумя типами транзисто­ров (с индуцированным и встроенным ка­налом) и предназначены для построения накопителей ОЗУ большой емкости [11].

В состав серии входят: К565РУ5 (Б, В, Г, Д) емкостью 65 536 бит с организацией 65536x1 бит; К565РУ5 (Д1, Д2) ем­костью 32 763 бит с организацией 32 768 х I бит; К565РУ5 (ДЗ, Д4) ем­костью 16 384 бит с организацией 16 384 х 1 бит; КР565РУ6 (Б, В, Г, Д) ем­костью 16 384 бит с организацией 16384 х 1 бит. Внешние сигналы: RAS — сигнал выбора адреса строк, С AS — сигнал выбора адреса столбцов, WE — сигнал записи/считывания, а также сигналы, вы­рабатываемые схемой управления, обес­печивают работу ОЗУ в режимах считыва­ния, записи, постраничного считывания или постраничной записи, считывания-модификации-записи, регенерации по сиг­налу RAS.

Временные диаграммы работы микро­схем в режимах считывания, записи. считывание — модификация — запись, реге­нерации приведены на рис. 14.6. г-ж. Это позволяет при работе в страничном режиме получить значительный выигрыш в быстродействии. Внутри страничного режима возможна любая комбинация ре­жимов записи, считывания и считыва­ние — модификация — запись.

Регенерация информации в динамиче­ских ячейках памяти осуществляется за 128 циклов путем обращения к каждой из 128 строк не ранее, чем через каждые 2 мс перебором адресов /1(0 — 6). Регене­рация может быть осуществлена в ik>6on: из режимов ОЗУ, однако наиболее про­сто ее выполнить в режиме ра операции по сигналу RAS. когда сигнал CAS нахо­дится в неактивном высоком л;ч аческом состоянии (регенерация сигналом HAS). При регенерации в.этом режиме ;шегт место минимальная потребляемая мощ­ность. При эксплуатации микросхем не­обходимо помнить, что после подачи" на­пряжения питания БИС ОЗУ переходит в нормальный режим функционирования через 2,0 мс и требует проведения j.-vrev, 16 рабочих циклов регенерации.

Основные электрические и временные параметры БИС ОЗУ К565РУ5. КР565РУ6 при температуре 25±!0:С приведены в табл. 14.10; условные графи-

малой потребляемой мощностью. Орга­низация масочного ПЗУ на МОП-транзи­сторах поясняется рис. 14.7, я.

Запоминающим элементом накопите­ля ПЗУ является один МОП-транзистор, выполняемый с тонким либо с толстым слоем под затвором в зависимости от то­го, какая информация должна храниться в данной ячейке.

Преимуществом ПЗУ, выполненных на биполярных транзисторах, является более высокое быстродействие по сравне­нию с ПЗУ па МОП-транзисторах. За­пись информации в масочное ПЗУ про­изводится с помощью сменного заказно­го фотошаблона. Документом, опреде­ляющим хранимую в накопителе инфор­мацию, является карта заказа на данную

микросхему. Изготовление маски доволь­но дорого, но с помощью одной маски можно запрограммировать любое число модулей памяти. Следовательно, ма­сочные ПЗУ рентабельны при крупносе­рийном производстве.

Обобщенная логическая структура ма­сочного ПЗУ приведена на рис, 14.7.6. В ее состав входят: дешифратор адре­са строки (DCS); дешифратор адреса ко­лонки (DCK); накопитель (М); уст­ройство управления (СИ); буфер дан­ных (BD).

Обобщенная временная диаграмма работы масочного ПЗУ приведена на рис. 14.7, в.

Масочные ПЗУ серии К155. Полупро­водниковые интегральные микросхемы К155РЕ21, .... К155РЕ24. выполненные на основе транзисторно-транзисторной логики по планарно-эпитаксиальной тех­нологии, представляют собой постоянные ЗУ емкостью 1024 биг для хранения и считывания информации в объеме 256 4-разрядных слов [5].

Все БИС по входам и выходам со­вместимы с ТТЛ-схемами и имеют вы­ходы с открытым коллектором. Ниже приведено назначение БИС: К155РЕ21-ПЗУ на 1024 биг. преобразователь двоич­ного кода в код знаков русского алфави­та; К155РЕ22 - ПЗУ на 1024 бит, пре­образователь двоичного кода в код зна­ков латинского алфавита; К155РЕ23 — ПЗУ на 1024 бит, преобразователь двоич­ного кода в код арифметических знаков и цифр; К155РЕ24-ПЗУ на 1024 бит. преобразователь двоичного кода в код дополнительных знаков.

Условное обозначение и назначение выводов БИС приведены на рис. 14.7, г.

Основные электрические параметры БИС ПЗУ серии К155 при температуре 7„В = 25°С:

Напряжение питания Ucc, В . . . (5,0 + 0,25) В

Ток потребления 1Сс при Uее = 5,25 В, мА..... « 130

Выходное напряжение низкого уровня U0L при IOL = 12 мА, Ucc = 4,75 "в, В...... < 0,4

Выходной ток высокого уровня

1он при 6СС = 4,75 В, мкА < 100

Входное напряжение низкого уровня U,L при IIL = - 1 мА, 1'сс = 5,25 В, В...... «0,4

Входное напряжение высокого уровня 1]щ при 1щ = 40 мкА,

Ucc = 5.25 В, В...... 3= 2,4

Время выборки адреса tAA, не > 68

» выборки разрешения lcs, не > 30

» цикла считывания tc, не > 120

Входная емкость С/, пФ .... < 3

Выходная емкость Со, пФ ... < 5

Емкость нагрузки CL, пФ ... < 200

Масочные ПЗУ серии К501. Масочные ПЗУ серии К501РЕ1П, К501РЕ1, выпол­ненные на основе МОП-технологии на р-канальных транзисторах, представляют собой ПЗУ емкостью 2048 бит для хране­ния и считывания информации в объеме 256 8-разрядных слов [15]. Масочные ПЗУ серии 50! несовместимы по входу и выходу с ТТЛ-схемами и требуют для согласования использования специальных элементов. Выходы БИС имеют три со­стояния.

Условное обозначение и назначе­ние выводов БИС приведены на рис. 14.7,5.

Основные электрические параметры БИС ПЗУ серии К501 в диапазоне темпе­ратур от —45 до 70 "С при Ь'Сс\ = = (-12) ±(+1,2) В, (Усс: = (-27) ± ±( + 2.7) В, RL= 1 МОм и С/.= 200 пФ: Ток потребления, мА:

по источнику C^ei ICci ■ ■ ■ < 22 ' по источнику иСс2 1сс2 ■ ■ ■ < 4,5 Выходное напряжение низкого уров­ня (j'ol, В.........< -1

Выходное напряжение высокого уров­ня U0lh В.........> - 10

Выходные токи низкого и высо­кого \ровней I0L, 1ОН, мкА ... ^50 Частота команды считывания /я,

кГц............«10

Время задержки команды считыва-вания относительно входа адреса

tRSA, мке..........> 2,0

Время считывания логического нуля

(д. мке..........> 4,0

Время считывания логической еди­ницы lR, мке........^ 2,0

Время цикла считывания tc, мке > 6,0 Входная емкость С/7 пФ .... < 20 Выходная емкость Со. пФ .... < 11

Масочные ПЗУ серий К505, КР505.

Полупроводниковые интегральные ми­кросхемы К5О5РЕЗ, КР5О5РЕЗ, выпол­ненные на основе МОП-технологии на р-канальных транзисторах, представляют собой постоянные ЗУ емкостью 4096 бит

для хранения и считывания информации в объеме 512 8-разрядных слов [12]. Микросхемы К5О5РЕЗ, КР5О5РЕЗ мо­гут быть нагружены и работать от сигна­лов ТТЛ ИС серии 155, причем каждый выход БИС ПЗУ может быть нагружен одним входом ИС вышеуказанной серии. Микросхемы ПЗУ на выходах имеют три состояния. Суммарная емкость монтажа, приведенная к одному адресному входу и входу CS, не должна превышать 50 пФ без учета входных емкостей самих БИС. Допускается объединять БИС по входам для увеличения разрядности и информа­ционной емкости.

В настоящее время серийно выпу­скаются ПЗУ серии К505 со следую­щими прошивками: К5О5РЕЗ — 0002, К5О5РЕЗ - 0003 - генератор символов русского и латинского алфавитов, ариф­метические знаки и цифры, дополни­тельные знаки, 96 символов в формате 7x9, развертка по горизонтали (рабо­тают при совместном включении): К505РЕЗ-0004 - преобразователь кодов ДК0И8-К0И8; К5О5РЕЗ -0005 - пре­образователь кодов КПК12 —ДК0И8; К5О5РЕ5-ОО1О - знакогенератор русско­го и латинского алфавитов, арифметиче­ские знаки и цифры, дополнительные зна­ки, 96 символов в формате 7x9, раз­вертка знаков по вертикали; К5О5РЕЗ-0040...0049, К505РЕЗ-0О79-коэффициенты для быстрого преобразо­вания ряда Фурье; К5О5РЕЗ-ОО51-функция (0 + 90) ° с дискретностью 10 мин ((9-12) разряды); К505РЕЗ-ОО52, К5О5РЕЗ - 0078 - функция sin (0-90)° с дискретностью 10 мин (1 — 8) разряды; К5О5РЕЗ -0059, К505РЕЗ -0060 - знако­генератор русского и латинского алфа­витов, арифметические знаки и цифры, дополнительные знаки, 64 символа в формате 5x7, горизонтальная раз­вертка знаков; К505РЕЗ-0063-0065 -знакогенератор русского и греческого алфавитов, арифметические знаки и цифры, дополнительные знаки, 256 зна­ков в формате 5x7, вертикальная развертка знаков; К5О5РЕЗ —0068 —функ­ция sin (0 + 45)° (1 — 8 разряды t дискретностью 5'); К5О5РЕЗ-ОО69 -функция sin (0 + 45)° (9-16 разрядь с дискретностью 5'); К5О5РЕЗ-ОО7О-функция sin (45 + 90)° (1-8 разрядь

с дискретностью 5'); К5О5РЕЗ-ОО71 -функция sin (45 + 90)° (9-16 разряды с дискретностью 5'); К505РЕЗ-0О8О. К5О5РЕЗ-ОО81 -функция У= X2, где X изменяется от 1 до 128 (при совмест­ном включении).

Условное обозначение и описание вы­водов БИС приведено на рис. 14.7. с.

Основные электрические параметры БИС ПЗУ серий К5О5. КР5О5 в диапазоне температур от —45 ( — 10 для КР) до

+ 70Х при С'сс = (-12)±(+ 1,2) В.

Ucc = {5±0,5) В:

Суммарный ток потребления 1(-с- МА:

при ТАТВ = 25"~С...... < 38

при ТАте= -10 С..... «54

при Т,7-в = 70°С...... «32

Выходное напряжение низкого уров­ня Uql при 1OL = 1.6 мА, В ... < 0.4 Выходное напряжение высокого

уровня иои при 1ОИ = 0.25 мА. В ■?■ 2,4 Выходной гок высокого уровня в

режиме хранения Iqh- мк'А . . . < 5,0 Входное напряжение низкого уров­ня UIL при I1L = 2,0 мкА, В .' . . < 0,2 Входное напряжение высокого уров­ня иш при 11Н = 2,0 мкА. В . . . > 2.5 Допустимое напряжение статической

помехи t'v. В........ < 0.2

Время выбора адреса .'.,_,. мке . . . >■ 1.3

» восстановления 'off* мкс * "■-