Скачиваний:
126
Добавлен:
21.02.2014
Размер:
205.79 Кб
Скачать

3.3 Аналого-цифровой преобразователь

Микроконтроллер MC68HC11E9 содержит встроенный 8-канальный АЦП с мультиплексированным вводом. Данный преобразователь позволяет минимизировать ошибку преобразования, вызванную быстрым изменением входных сигналов. Два вывода (VRL и VRH) обеспечивают опорные питания. Эти выводы могут быть соединены к раздельными источниками питания для обеспечения более высокой точности аналого-цифрового преобразования. Итоговая ошибка в данном восьмиразрядном АЦП может быть 1 МЗР, которая содержит 1/2 МЗР количественной ошибки. Аналоговый ввод может быть в диапазоне от VRL до VRH. Более меньший диапазон может быть получен сближением VRL и VRH для достижения желаемых верхнего и нижнего пределов. Преобразование определяется и тестируется при VRL=0 V и VRH=5 V10; однако лабораторные измерения в полном температурном диапазоне показали, что при уменьшении разницы VRL-VRH вплоть до 2.5-3 В погрешность преобразования практически не возрастает (или увеличивается очень слабо). Система АЦП может работать при напряжении VRH ниже VDD и/или VRL выше VSS, пока VRH разницы VRH-VRL достаточно для выполнения преобразования (2.5-5.0 В). Каждое преобразоваие выполняется за 32 цикла тактовой частоты E с частотой не ниже 750 КГц. Если система работает с частотой ниже 750 КГц, то система АЦП должна быть настроена на внутренний R-C генератор. Внутренний генератор выбирается установкой бита CSEL регистра OPTION.

3.4 Сигналы портов

Порт A. Порт A можно настроить для выполнения: четырех функций входной фиксации (IC1, IC2, IC3 и IC4) и трех функций выходного сравнения (OC2, OC3 и OC4) либо трех функций входной фиксации (IC1, IC2, и IC3) и четырех функций выходного сравнения (OC2, OC3, OC4 и OC5), а также организовать вход для счетчика импульсов (импульсного аккумулятора PAI) или выход пятой функции выходного сравнения (OC1).

Любые выводы порта A, которые не используются как линии специального назначения можно использовать как линии ввода/вывода общего назначения.

Порт B. При работе в однокристальном режиме все линии порта B являются линиями ввода/вывода общего назначения. При чтении регистра данных этого порта считываются уровни на входах соответствующих выходных буферов. Порт B может также быть использован в режиме простого стробируемого вывода, где каждый раз при записи в порт B на выводе STRB появляется стробирующий импульс.

Порт C. В однокристальном режиме работы все линии порта C являются линиями ввода/вывода общего назначения. Также значение, поступившее в порт, может быть зафиксировано по поступлении сигнала STRA. Порт C можно использовать в режиме параллельного ввода/вывода с полным квитированием установления связи, где ввод STRA и вывод STRB являются управляющими сигналами обмена.

При работе в расширенном режиме все выводы порта C настраиваются как мультиплексированные линии адреса/данных.

Порт D. Выводы 0-5 порта D можно использовать как вводы/выводы общего назначения, либо как линии обмена и управления для последовательного интерфейса связи (SCI) и последовательного периферийного интерфейса (SPI), если работа этих подсистем разрешена.

Вывод PD0 является входом приемника данных (RxD) последовательного интерфейса связи (SCI).

Вывод PD1 является выходом передатчика данных (TxD) SCI.

Выводы PD2-PD5 предназначаются для SPI. PD2 является входом ведущего и выходом ведомого устройства (MISO). PD3 является выходом ведущего и входом ведомого устройства (MOSI). PD4-это сигнал синхронизации (SCK) для SPI и PD5-это вход выбора ведомого устройства (SS/).

Порт E. Линии порта E можно использовать либо как входы общего назначения, либо как входные каналы системы АЦП. Чтение порта E может вызвать помехи и повлиять на точность результата при работе системы АЦП.

4 РАЗРАБОТКА ПОДСИСТЕМЫ ПДП

БИС программируемого контроллера прямого доступа к памяти КР580ВТ57 предназначена для организации высоко-коростного обмена данными между па­мятью и внешними устройствами, выпол­няемого по инициативе внешнего устройства. Контроллер прямого доступа к памяти (КПДП) генерирует управляю­щие сигналы, необходимые для организа­ции обмена. КПДП содержит четыре ка­нала прямого доступа, каждый из ко­торых обеспечивает передачу блок данных размером до 16 Кбайт с произвольным начальным адресом в диапа­зоне от 0 до 64К байт.


Упрощенная структурная схема КПДП приведена па рисунке 7.

Рисунок 7 - Структурная схема контроллера прямого доступа к памяти

В состав БИС входят: двунаправленный двустабильный буфер данных (ВD), предназначенный для обмена информацией между МП и КПДП; схема управления чте­нием/записью (RWCU), адресующая вну­тренние регистры КПДП и управляющая обменом по шине D(7-0); блок управле­ния (CU), содержащий регистры режима и состояния КПДП и обеспечивающий последовательность операций, необходи­мую для организации режима прямого доступа к памяти; блок управления при­оритетами (PCU), обеспечивающий определенный порядок обслуживания запро­сов внешних устройств; четыре канала прямого доступа (СН0 СН3), каждый из которых содержит регистр адреса ячейки памяти, с которой производится обмен, и счетчик циклов обмена, два старших разряда которого отведены для задания операции обмена.

При подключении КПДП к шинам микроЭВМ младший байт адреса памяти выдается по линиям А (3-0) и А (7-4), старший байт - через шину D(7-0), по этому КПДП обычно подключается вместе с буферным регистром. Схема подключения КПДП к системной шине с использованием буферного регистра К589ИР12 показана на рисунке 8.


Рисунок 8 - Схема подключения контроллера прямого доступа к памяти к системной шине

5 ОПИСАНИЕ СТРУКТРУЫ ПРОЦЕССА ОТЛАДКИ МИКРОПРОЦЕССОРНЫХ УСТРОЙСТВ

Общая структура отладочного комплекса представлена на рисунке 9. Он включает в себя IBM PC совместимый компьютер, на котором работает программа XDBG11 и отладочный модуль HC11EVB. Питание отладочного модуля может осуществляться как от отдельного источника питания, так и от компьютера (через разъем подключения дисковода 5"25).

Рисунок 9- Структура отладочного комплекса

Основными частями отладочного модуля являются:

1. микроконтроллер МС68НС11Е9;

2. эмулятор портов (PRU) MC68HC24;

3. внешнее ОЗУ (16 Кб);

4. система связи с компьютером;

5. блок индикации (8 светодиодов, подключенных к выводам порта В);

6. блок ввода (8 переключателей, подключенных к выводам порта С, кнопка генерации прерывания IRQ и кнопка генерации прерывания РАО);

7. система сброса;

  1. два разъема для подключения внешних устройств (на одном из разъемов про

исходит эмуляция ОЭВМ в однокристальном (single chip) режиме, на втором - в расширенном (expanded) режиме.

На рисунке 10 представлена структурная электрическая схема отладочного модуля МС68НС11Е9, включающая набор блоков, выделенных по функциональному признаку.

Рисунок 10 - Структурная электрическая схема отладочного модуля МС68НС11Е9

В состав 68НС11EVB входят следующие узлы:

- блок микроконтроллера (МК);

- дешифратор адреса и сигналов управления (ДА);

- блок оперативной памяти (ОЗУ);

- блок последовательного интерфейса (БПИ);

- эмулятор портов В и С микроконтроллера (ЭМ);

- блок имитатора внешних устройств (ИВУ).

В блок микроконтроллера входит однокристальная микро-ЭВМ МС68НС11Е9 (вместо нее в панель может быть также установлены микро-ЭВМ серий АО, А1, А8, ЕО, Е2, Е9), буфер магистрали данных и управления, буфер старшего байта адреса, а также регистр младшего байта адреса.

Буфер данных служит для увеличения нагрузочной способности шины данных микроконтроллера. Буфер переключается на ввод данных при чтении команд или данных из памяти или внешних устройств. С целью увеличения нагрузочных способностей соответствующих линий микроконтроллера используются буфер управления и буфер старшего байта адреса. Регистр младшего байта адреса фиксирует младший байт адреса, который выводится через те же выводы НС11, что и данные.

Дешифратор адреса и сигналов управления формирует сигналы управления для памяти и внешних устройств. Выборка ОЗУ производится при обращении по адресам $COOO-$FFFF. Сигнал внешней выборки эмулятора портов производится приостановленных битах А9-А11 и при отсутствии обращения к ОЗУ. Также здесь формируются сигналы чтения (R/) и записи (W/).

Блок оперативной памяти команд содержит две ИС ОЗУ типа 6264 объемом по 8 Кбайт. Пользователь имеет возможность записывать и считывать данные из ОЗУ, а также вводить и запускать программы.

Блок последовательного интерфейса преобразует выходной сигнал TxD НС 11 с уровнем ТТЛ в сигнал с уровнем -12В/+12В (OUT), а также преобразует сигнал с линии RS-232 (IN) в сигнал с ТТЛ-уровнем, подаваемый на вход RxD HC11.

Функцию эмулятора портов В и С микроконтроллера выполняет БИС 68РС24. Порты В и С HC11 задействованы на обмен с внешней памятью и для возможности эмуляции их работы в однокристальном режиме используется 68НС24.

Схема имитатора внешних устройств предназначена для формирования воздействий на НС 11 через порт С эмулятора портов и отображения состояния порта В эмулятора портов. Клавиша «РА0» со схемой антидребезга используется для формирования воздействия на вход схемы входного захвата IC3 НС 11 при изучении работы внутреннего таймера (или для формирования воздействия на вывод 0 порта А). Клавиша «IRQ» предназначена для формирования сигнала прерывания на входе IRQ* HC11.

6 РАЗРАБОТКА БЛОК-СХЕМЫ УПРАВЛЯЮЩЕЙ ПРОГРАММЫ

Обработка информации от цифровых датчиков и выдача управляющего воздействия y1 производится путем ввода значений x1, x2, x3, x4 и вычисления булевой функции f1(x1, x2, x3, x4)= .

При единичном значении f1 вырабатывается управляющий сигнал y1=1 длительностью t1=60 мкс.

При обработке информации с аналоговых датчиков ПМ принимает коды NU1, NU2 с выходов АЦП и код константы К с регистра пульта управления. Далее вычисляется значение функции NU=f2(NU1,NU2, К)=max(NU1,NU2+К) и сравнивается с константой Q, хранящейся в ПЗУ. В зависимости от результатов сравнения вырабатывается (аналогично y1) один из двух двоичных управляющих сигналов y2 или y3 заданной длительности по следующему правилу: если NU<Q, то выдать y2 длительностью t2=90 мкс, иначе выдать y3 длительностью t3=80 мкс.

Далее формируется управляющее воздействие Y4, для чего с АЦП вводится значение NU3 и производится вычисление по формуле:

Значение Y4 в виде 8-разрядного кода выдается на вход ЦАП.

Все двоичные переменные и константы, участвующие в вычислениях: NU1, NU2, NU3, К, Q, A0, A1, Y4 рассматриваются как целые без знака.

После выдачи всех управляющих воздействий проверяется состояние тумблера «СТОП» на пульте управления. Если СТОП=0, цикл управления начинается с начала, иначе выполняется процедура останова системы, включающая следующие действия: формируется сигнал установки системы в исходное состояние путем подачи на линию начальной установки интерфейса двух прямоугольных импульсов длительностью 30 мкс интервалом 30 мкс, выполняется команда процессора СТОП.

Блок-схема заданного цикла управления разбита на две части (рисунок 11 и 12), общая блок-схема представлена на рисунке 11.

Начало

x1, x2, x3, х4

y1=1

нет

да

y1 длительностью t1=60мкс

конец цикла

Рисунок 11 – Цикл 1 управляющей программы

В общем виде управляющая программа состоит из двух циклов, по результатам выполнения которых осуществляется выдача управляющих воздействий на индикацию. Управляющая программа выполняется до тех пор пока на пульте управления не будет включен тумблер «СТОП».

Цикл 1 управляющей программы заключается в вводе в центральный процессор значений сигналов из цифровых датчиков, вычислении булевой функции . Если по результатам вычисления получилось, что управляющий сигнал стал равен 1, то выдается управляющий сигнал длительностьюt1=60 мкс. Если же управляющий сигнал принял значение 0, то булева функция вновь повторяется.

Цикл 2 управляющей программы заключается в воде в центральный процессор двоичных кодов с выходов АЦП и констант К и Q, вычислении значения функции f2(NU1, NU2, К), по выражению NU= max(NU1; NU2+К). Если по результатам вычисления получилось, что NU<Q, то вырабатывается управляющий сигнал длительность t2=90 мкс, если же получилось что NU>Q, то вырабатывается управляющий сигнал, длительностью t3=80мкс. Далее осуществляется ввод в центральный процессор двоичного кода с выхода АЦП NU3 и производиться вычисление функции .

Цикл 2 изображен на рисунке 12.

Рисунок 12 – Цикл 2 управляющей программы

Рисунок 13 – Общая блок-схема программы

Таблица истинности для определения управляющих воздействий приведена ниже:

Таблица 2 – Значения управляющих воздействий

X1

X2

X3

X4

Y=

0

0

0

0

0

0

0

0

1

0

0

0

1

0

0

0

0

1

1

1

0

1

0

0

0

0

1

0

1

0

0

1

1

0

0

0

1

1

1

1

1

0

0

0

0

1

0

0

1

0

1

0

1

0

0

1

0

1

1

1

1

1

0

0

1

1

1

0

1

1

1

1

1

0

1

1

1

1

1

1

ЗАКЛЮЧЕНИЕ

В результате курсового проектирования в соответствии с заданным вариантом разработана микропроцессорная система на базе микроконтроллера МС68НС11Е9. На основании анализа функционирования данного микроконтроллера разработан процессорный модуль и интерфейс микропроцессорной системы.

Для обеспечения полноценного и бесперебойного функционирования микропроцессорной системы разработана подсистема ввода/вывода и прерываний.

На основании анализа структурных схем устройств, входящих в разрабатываемую микропроцессорную систему, а также на основании выбранного способа подключения данных устройств к магистралям составлена структурная схема микропроцессорной системы.

СПИСКОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ

  1. Алексеенко А.Г. Микросхемотехника: Учебное пособие для вузов / А.Г. Алексеенко, И.И. Шагурин. – М.: Радио и связь, 1982. – 192 с.

  2. Балашов Е.П. Микропроцессоры и микропроцессорные системы: Учебное пособие для вузов / Е. П. Балашов, Д.В. Пузанков. – М.: Радио и связь, 1981. – 235 с.

  3. Горбачев Г. Н. Промышленная электроника: Учебник для ВУЗов / Г. Н. Горбачев, Е. Е. Чаплыгин. – М.: Энергоатомиздат, 1988. – 320 с.

  4. Горбунов В. П. Справочное пособие по микропроцессорам и микроЭВМ / В. П. Горбунов, Д. И. Панфилов, Д. П. Преснухин. – М.: Высшая школа, 1988. – 272 с.

  5. Ефимов И. Е. Микроэлектроника: проектирование, виды микросхем, функциональная микроэлектроника: Учебное пособие / И. Е. Ефимов, И. Я. Козырь, Н. И. Горбунов. – М.: Высшая школа, 1987. – 416 с.

  6. Каган Б. М. Основы проектирования микропроцессорных устройств автоматики / Б. М. Каган, В. В. Сташин. – М.: Энергоатомиздат, 1987. – 304 с.

ПРИЛОЖЕНИЕ А

(обязательное)

Графическая часть

  1. Внутренняя структура ОЭВМ 36

  2. Блок-схема последовательного интерфейса связи 37

  3. Структурная схема контроллера прямого доступа к памяти 38

  4. Структурная электрическая схема отладочного модуля МС68НС11Е9 39

УИТС.161 ХХХ.104 ПЗ

Тут вы можете оставить комментарий к выбранному абзацу или сообщить об ошибке.

Оставленные комментарии видны всем.