- •Грицюк с. Н.____________ «_____»____________2006 г.
- •Введение
- •1 АналиЗтехнического задания
- •2 Разработка процессорного модуля
- •2.2 Вспомогательные интерфейсные микросхемы
- •Разработка последовательного интерфейса
- •3 Разработка подсистемы памяти
- •3.1 Оперативное запоминающее устройство к134ру6
- •3.2 Постоянное запоминающее устройство к556рт5
- •4 Разработка подсистем
- •4.1 Разработка подсистемы ввода/вывода
- •4.2 Разработка контролера прерываний
- •4.3 Разработка контроллера прямого доступа к памяти
- •4.4 Разработка программируемого таймера
- •4.5 Разработка ацп
- •5. Разработка принципиальной схемы микро-эвм
4.3 Разработка контроллера прямого доступа к памяти
БИС программируемого контроллера прямого доступа к памяти КР580ВТ57 предназначена для организации высоко-коростного обмена данными между памятью и внешними устройствами, выполняемого по инициативе внешнего устройства. Контроллер прямого доступа к памяти (КПДП) генерирует управляющие сигналы, необходимые для организации обмена. КПДП содержит четыре канала прямого доступа, каждый из которых обеспечивает передачу блок данных размером до 16К байт с произвольным начальным адресом в диапазоне от 0 до 64К байт.
Упрощенная структурная схема КПДП приведена па рисунке 17. В состав БИС входят: двунаправленный двустабильный буфер данных (ВD), предначен-
Рисунок 17 - Структурная схема контроллера прямого доступа к памяти
ный для обмена информацией между МП и КПДП; схема управления чтением/записью (RWCU), адресующая внутренние регистры КПДП и управляющая обменом по шинеD(7-0); блок управления (CU), содержащий регистры режима и состояния КПДП и обеспечивающий последовательность операций, необходимую для организации режима прямого доступа к памяти; блок управления приоритетами(PCU), обеспечивающий определенный порядок обслуживания запросов внешних устройств; четыре канала прямого доступа(СН0 –СН3), каждый из которых содержит регистр адреса ячейки памяти, с которой производится обмен, и счетчик циклов обмена, два старших разряда которого отведены для задания операции обмена.
При подключении КПДП к шинам микроЭВМ младший байт адреса памяти выдается по линиямА (3-0) и А (7-4), старший байт - через шинуD(7-0), по этому КПДП обычно подключается вместе с буферным регистром. Схема подключения КПДП к системной шине с использованием буферного регистра К589ИР12 показана на рисунке 18.
Рисунок 18 - Схема подключения контроллера прямого доступа к памяти к системной шине
4.4 Разработка программируемого таймера
БИС программируемого таймера КР580ВИ53 предназначена для организации работы микропроцессорных систем в режиме реального времени и позволяет формировать сигналы с различными временными и частотными характеристиками.
Программируемый таймер (ПТ) имеет три независимых канала, каждый из которых содержит 16-разрядный вычитающий счетчик. Счетчики могут работать в двоичном или двоично-десятичном коле, с однобайтными или двухбайтными числами. Скорость счета программно изменяется от 0 до 2 МГц.
Упрощенная структурная схема ПТ приведена на рисунке 19. В состав БИС входят: буфер данных (BD), предназначенный для обмена данными и управляющими словами между МП и ПТ, схема управления чтением-записью (RWCU),
Рисунок 19 - Упрощенная структурная схема программируемого таймера
обеспечивающая выполнение операций ввода-вывода информации в ПТ; регистр управляющего слова (RGR), предназначенный для записи управляющих слов, задающих режимы работы счетчиков каналов (СТО0-СТО2).
Подключение ПТ к шинам микропроцессора показано на рисунке 20. Установка режима работы каждого канала ПТ производится программно путем записи управляющего слова и начального значения содержимого счетчика (N) с помощью команд вывода(OUT).
Рисунок 20 - Подключение таймера к шинам микропроцессора
Управляющее слово задает номер счетчика (разряды D7,D6) последовательность записи и считывания содержимого счетчика (разрядыD5,D4), режим работы (разрядыD3-D1) и вид используемого кода (разрядD0). В процессе работы ПТ содержимое любого из счетчиков можно прочитать двумя способами:
1) приостановив работу счетчика подачей соответствующего сигнала GATE L- уровня или блокировкой тактовых импульсов; прочитав содержимое счетчика, начиная с младшего байта, с помощью двух команд ввода (IN), если запрограммировано чтение двух байтов;
2) записав в ПТ управляющее слово, содержащее нули в разрядах D4,D5; нули в этих разрядах указывают на выполнение операции «защелкивания» счета в момент чтения; прочитав содержимое счетчика с помощью команд ввода.
Режимы работы программируемого таймера
Каждый из счетчиков ПТ может работать в одном из шести режимов: в режиме 0 — программируемая задержка; в режиме1— программируемый ждущий мультивибратор; в режиме2 — программируемый генератор тактовых сигналов; в режиме3 - генератор прямоугольных сигналов: в режиме4 — программно-управляемый строб; в режиме 5 - аппаратно-управляемый строб. Воздействие сигналаGATE на соответствующий счетчик зависит от режима работы. В режиме 0 после занесения управляющего слова на выходеOUT устанавливаетсяL-уровень. Уменьшение содержимого счетчика начинается при Н-уровне сигналаGATE. После окончания счета на выходеОСТ устанавливается напряжение Н-уровня. Загрузка в счетчик нового значения младшего байта процессе счета останавливает счет, а загрузка новогозначения старшего байта начинает новый цикл счета.
В режиме 1 при Н-уровне сигналаGATE па выходеOUT формируется отрицательный импульс длительностьюN периодов тактовых импульсовCLK. Загрузка в процессе счета нового значенияN не изменяет текущего режима счета. Импульс новой длительности формируется при следующем нарастании фронта сигналаGATE.
В режиме 2 ПТ генерирует периодический сигнал с частотой, в N раз меньшей частоты тактовых импульсовCLK. Выходной сигналL-уровня устанавливается на последнем такте периода. Загрузка счетчика новым значениемN в процессе счета приводит к изменению величины следующего периода. СигналGATE можно использовать для внешней синхронизации ПТ, так какL-уровень сигналаGATE запрещает счет, устанавливая Н-уровень сигналаOUT, а Н-уровень сигналаGATE начинает счет сначала.
Режим 3 отличается от режима 2 тем, что при четном значенииN на выходе счетчика генерируется сигнал Н-уровня в течение первой половины периода и сигналL-уровня в течение другой половины. При нечетномN длительность сигнала Н-уровня на один такт больше, чем для сигналаL-уровня.
В режиме 4 генерируется выходной сигнал Н-уровня длительностьюN периодов тактового сигналаCLK. После завершения счета устанавливается выходной сигналL-уровня на один период сигналаCLK. Перезагрузка младшего байта в процессе счета не влияет па текущий счет, а загрузка старшего байта начинает новый цикл счета.
Режим 5аналогичен режиму4. Запуск счетчика производится положительным фронтом сигналаGATE. Загрузка счетчика новым значением числаN в процессе счета не влияет на длительность текущею цикла, по следующий цикл счета будет соответствовать новому значениюN.
Управляющие слова могут быть записаны в ПТ в произвольном порядке. В любой последующий момент времени записываются начальные колы счетчиков в соответствии со значениями разрядов D5,D4 управляющих слов.