Часть 1. Разработка устройства логического управления.

1. Структурный синтез устройства и выбор элементной базы

1.1 Структурный синтез устройства, формирующего условия переходов

Для синтеза устройства, преобразующего входные логические сигналы X₁, X₂, X₃ в условия переходов F₁, F₂, F₃, F₄, F₅, запишем каждое из условий в виде логических функций сигналов X₁, X₂, X_3. Согласно данным задания, имеем следующие функции переходов:

– логическая функция сигналов X₁, X₂, X₃ : , если X = 2,3,6,7, иначе

– временная задержка 35 с.

Функция перехода реализуется с помощью таймера. Реализация таймера будет рассмотрена в п.

Функцию переходов целесообразно упростить, однако прежде реализуем функцию . Для этого составим таблицу истинности (табл. 1)

X	X1	X2	X3	F1
0	0	0	0	0
1	0	0	1	0
2	0	1	0	1
3	0	1	1	1
4	1	0	0	0
5	1	0	1	0
6	1	1	0	1
7	1	1	1	1

Видим, что функция перехода совпадает с входным

логическим сигналом Х₂. Это можно доказать путём записи совершенной дизъюнктивной нормальной функции:

Упростим функции

Итак, в итоге мы получили функции переходов, которые необходимо реализовать на дискретных логических элементах. Принципиальная схема устройства преобразования входных логических сигналов представлена на рис.1

Рис. 1 Устройство преобразования входных логических сигналов

1.2 Структурный синтез дискретного автомата

Синтезируем устройство, принцип функционирования которого должен отвечать алгоритму, приведенному на рис. 2

Рис. 2 Алгоритм работы устройства логического управления

где Q₁, Q₂, Q₃, Q₄, Q₅, Q₆ – внутренние состояния автомата, а F₁, F₂, F₃, F₄, F₅ – условия переходов.

Требуемый объем памяти для автомата определяется по следующей формуле:

, где n – число ячеек памяти, N – число внутренних состояний автомата. Так как число внутренних состояний автомата равно , получим, что для реализации устройства логического управления нам необходимо 3 ячейки памяти, т.е. .

Закодируем внутренние состояния автомата

Q	Z2	Z1	Z0
Q1	0	0	0
Q2	0	0	1
Q3	0	1	0
Q4	0	1	1
Q5	1	0	0
Q6	1	0	1

Отобразим это в таблице 2.

Составим направленный граф, в котором укажем все возможные переходы согласно алгоритму. С учётом кодирования граф будет представлен в следующем виде:

Рис. 3 Направленный граф автомата

Проверим составленный граф на непротиворечивость, т.е. дизъюнкция попарных конъюнкций условий перехода для каждой вершины должна быть тождественна 0:

Проверим граф на полноту, т.е. дизъюнкция всех условий перехода из каждой вершины должна быть тождественна 1:

Направленный граф автомата составлен верно. Теперь мы можем перейти к реализации синхронного автомата Мура на основе D-триггеров. Для этого необходимо составить функции возбуждения памяти, которые записываются в виде дизъюнкции конъюнкций разрядов состояний (включая тот разряд, для которого записывается функция) и условия переходов. В функцию входят только те переходы и состояния, в которых требуемый разряд переходит из «0» в «1» или сохраняет при переходе единичное значение, т.е. переходит из «1» в «1». Для записи функций составим соответствующую таблицу (табл. 2)

Таблица 3

Q1..6				Q1..6				D0	D1	D2
Z2	Z1	Z0		Z2	Z1	Z0
0	0	0		0	0	1			0	0
0	0	0		0	1	0		0		0
0	0	1		0	0	1			0	0
0	0	1		0	1	1				0
0	1	0		1	0	0		0	0
0	1	0		1	0	1			0
0	1	1		1	0	0		0	0
0	1	1		1	0	1			0
1	0	0		0	0	0		0	0	0
1	0	0		1	0	0		0	0
1	0	1		0	1	0		0		0
1	0	1		1	0	0		0	0

На основании таблицы для каждого из разрядов получаем следующие функции возбуждения:

Входное комбинационное логическое устройство по заданию курсового проекта, необходимо реализовать на основе восьмивходовых мультиплексоров. Таким образом уравнение мультиплексора в общем виде:

Согласно функциям возбуждения памяти получаем следующие уравнения для мультиплексоров:

На информационные входы мультиплексоров , , подаются соответствующие функции переходов, согласно функциям возбуждения. На адресные входы мультиплексоров подадим комбинации выходных сигналов триггеров , и .

Составим таблицу для информационных входов мультиплексоров (табл. 4)

Таблица 4

Информационный вход
			0
	1		0
		0	1
		0	1
	0	0
	0
	0	0	0
	0	0	0

Принципиальная схема устройства изображена на рис. 4.

Рис. 4 Устройство логического управления