Схемотехника / Схемотехника(1) / 103 Edition [MEGAAVRR]

ÊÒÖ-ÌÊ

Регистр данных SPI представляет собой регистр с возможност ью чтения/записи и предназначен для пересылки данных между регистровым фа йлом и сдвиговым регистром SPI. Запись в регистр SPDR инициирует передачу данных , считывание регистра приводит к чтению сдвигового регистра приема.

UART - универсальный асинхронный

приемопередатчик

Микроконтроллеры ATmega603/103 оснащены полнодуплексными универсальными приемопередатчиками (UART). Их основные возм ожности следующие:

•Генератор обеспечивает любую скорость передачи информ ации в бодах

•Высокая скорость передачи при низкой частоте XTAL

•8-разрядный или 9-разрядный форматы данных

•Фильтрация шума

•Обнаружение переполнения

•Обнаружение ошибок формирования кадров

•Детектирование бита ложного старта

•Три отдельных прерывания: по завершению передачи (TX Complete), п о пустому регистру передаваемых данных (TX Data Register Empty) и по завершению приема (RX Complete).

Передача данных

Блок-схема передатчика UART показана на рис. 42.

Передача данных инициируется записью передаваемых данн ых в регистр данных I/O UART (UDR). Данные пересылаются из UDR в сдвиговый регистр передач и в следующих случаях:

•Новый символ записан в UDR после того как был выведен из рег истра стоповый бит предшествовавшего символа. Сдвиговый регистр загружает ся немедленно.

•Новый символ записан в UDR прежде, чем был выведен стоповый бит предшествовавшего символа. Сдвиговый регистр загружает ся после выхода стопового бита передаваемого символа, находившегося в сдвиговом ре гистре.

Если из 10(11)-разрядного сдвигового регистра передачи вывед ена вся информация (сдвиговый регистр передачи пуст) данные из UDR п ересылаются в сдвиговый регистр. В это время устанавливается бит UDRE (UART Data Register Empty) регист ра статуса UART (USR). При установленном в состояние 1 бите UDRE UART готов принять следующий символ. Запись в UDR очищает бит UDRE. В то самое время, когда данные пересылаются из UDR в 10(11)-разрядный сдвиговый регистр, бит 0 сдвигового регистра сбрасывается в состояние 0 (состояние 0 - стартовый бит) а би т 9 или 10 устанавливается в состояние 1 (состояние 1 - стоповый бит). Если в регистре упр авления UART (UCR) установлен бит CHR9 (т.е. выбран режим 9-разрядного слова данны х), то бит TXB8 регистра UCR пересылается в бит 9 сдвигового регистра переда чи.

Сразу после пересылки данных в сдвиговый регистр тактом б од-генератора стартовый бит сдвигается на вывод TXD. За ним следует LSB данны х. Когда будет

115

выдан стоповый бит сдвиговый регистр загружается новой п орцией данных, если она была записана в UDR во время передачи. В процессе загрузки би т UDRE находится в установленном состоянии. Если же новые данные не будут за гружены в UDR до выдачи стопового бита, флаг UDRE остается установленным. В этом случ ае, после того как стоповый бит будет присутствовать на выводе TXD в течение од ного такта, в регистре статуса UART (USR) устанавливается флаг завершения передачи TXC (T X Complete Flag).

Установленный в состояние 1 бит TXEN регистра UCR разрешает пер едачу UART. При очищенном бите TXEN (сброшенном в состояние 0) вывод PE1 мож ет быть использован в качестве вывода I/O общего назначения. При уст ановленном бите TXEN передатчик UART подключается к PE1 и использует его в качеств е вывода выхода, независимо от установки бита DDE1 в DDRE.

Рис. 42. Передатчик UART

116

ÊÒÖ-ÌÊ

Прием данных

Шина данных

RXC

IRQ

Рис. 43 Приемник UART.

Логика восстановления данных производит выборку состоя ний вывода RXD с частотой в 16 раз большей, чем частота бодов. При нахождении линии в пассивном состоянии одиночная выборка нулевого логического уровн я будет интерпретироваться как падающий фронт стартового бита и будет запущена после довательность детектирования стартового бита. Считается, что первая выб орка обнаружила первый нулевой логический уровень вероятного стартового бита. Н а выборках 8, 9 и 10 приемник вновь тестирует вывод RXD на изменение логических состояни й. Если две или более из этих трех выборок обнаружат логические 1, то данный вероят ный стартовый бит отвергается как шумовой всплеск и приемник начнет выявля ть и анализировать следующие переходы из 1 в 0.

Если же был обнаружен действительный стартовый бит, то на чинает производиться выборка следующих за стартовым битом информационных бит ов. Эти биты также тестируются на выборках 8, 9 и 10. Логическое состояние бита принимается по двум и более (из трех) одинаковым состояниям выборок. Все биты вв одятся в сдвиговый регистр приемника с тем значением, которое было определено тестир ованием выборок. Тестирование выборок битов принимаемых символов показа но на Рис. 44.

117

приемника

Рис. 44. Тестирование выборок принимаемых данных

При поступлении стопового бита необходимо чтобы не менее двух выборок из трех подтвердили прием стопового бита (показали высокий уровень). Если же две или более выборок покажут состояния 0, то, при пересылке принят ого байта в UDR, в регистре статуса UART (USR) устанавливается бит ошибки кадра FE (Framing Error). Для о бнаружения ошибки кадра пользователь перед чтением регистра UDR долже н проверять состояние бита FE. Флаг FE очищается при считывании содержимого регист ра данных UART (UDR). Вне зависимости от того принят правильный стоповый бит ил и нет, данные пересылаются в регистр UDR и устанавливается флаг RXC в регистре статуса UART (US R). Регистр UDR фактически является двумя физически отдельными регист рами, один из которых служит для передачи данных и другой для приема. При считыв ании UDR обращение ведется к регистру приема данных, при записи обращение ве дется к регистру передачи. Если выбран режим обмена 9-разрядными словами данных (уста новлен бит CHR9 регистра UCR), при пересылке данных в UDR бит RXB8 регистра UCR загруж ается в бит 9 сдвигового регистра передачи. Если после получения с имвола к регистру UDR не было обращения, начиная с последнего приема, в регистре UCR устанавливается флаг переполнения (OR). Это означает, что новые данные, перес ылаемые в сдвиговый регистр не могут быть переданы в UDR и потеряны. Бит OR буферир ован и доступен тогда, когда в UDR читается байт достоверных данных. Пользов ателю, для обнаружения переполнения, необходимо всегда проверять флаг OR после сч итывания содержимого регистра UDR.

При очищенном (сброшенном в логическое состояние 0) бите RXEN регистра UCR приемник запрещен. Это означает, что вывод PE0 может исполь зоваться в качестве вывода I/O общего назначения. При установленном бите RXEN, прие мник UART подключается к выводу PE0, который работает как вывод входа, вне зависимости от установки бита DDE0 в DDRE.

При установке UART вывода PE0 на работу в качестве входа, бит PORTE0 может использоваться для управления нагрузочным резист ором вывода.

Управление UART

РЕГИСТР ДАННЫХ UART - UDR - (UART I/O Data Register)

В действительности регистр UDR является двумя физически ра зделенными регистрами - регистром передачи данных и регистром приема данных, использующими одни и те же адреса I/O. При записи в регистр запись производи тся в регистр передачи данных UART, при чтении происходит чтение содержимого регист ра приема данных UART.

118

ÊÒÖ-ÌÊ

Регистр USR обеспечивает только чтение информации о состоя нии UART.

• Bit 7 - RXC: UART Receive Complete - Прием завершен

Данный бит устанавливается в состояние 1 при пересылке пр инятого символа из сдвигового регистра приема в UDR. Бит устанавливается вне за висимости от отсутствия или наличия ошибок приема кадра. При установленном в UCR бит е RXCIE и установленном бите RXC выполняется прерывание по завершен ию приема UART. Бит RXC очищается при считывании UDR. При приеме данных инициирова нном прерыванием, подпрограмма обработки прерывания по завершению приема UART должна считать UDR, с тем, чтобы очистить RXC, иначе по окончании подпрограммы о бработки прерывания произойдет новое прерывание

• Bit 6 - TXC: UART Transmit Complete - Передача завершена

Данный бит устанавливается в состояние 1 когда весь симво л (включая стоповый бит) выведен из сдвигового регистра передачи и в UDR не записаны новые данные. Этот флаг используется при полудуплексном связном интерфейс е, когда оборудование передачи должно установить режим приема и освободить ком муникационную шину сразу после завершения передачи.

При установленном в регистре UCR бите TXCIE установка TXC приведет к выполнению прерывания по завершению передачи UART. Флаг TXC очищается аппа ратно при выполнении обработки соответствующего вектора прерыван ия. Очистить бит TXC можно записью в бит логической 1.

• Bit 5 - UDRE: UART Data Register Empty - Регистр данных пуст

Данный бит устанавливается в состояние 1 когда символ, зап исанный в UDR, пересылается в сдвиговый регистр передачи. Установка этого бита означа ет, что передатчик готов к получению нового символа для передачи.

Когда бит UDRIE в UCR установлен, до тех пор пока установлен UDRE, вып олняется прерывание по завершению передачи UART. Бит UDRE очищается при з аписи в UDR. При приеме данных инициированном прерыванием, подпрогра мма обработки прерывания по пустому регистру данных UART должна считать UDR, с тем, чтобы очистить UDRE, иначе по окончании подпрограммы прерывания произойдет новое прерывание. Во время сброса бит UDRE устанавливается в состояние 1 с тем, ч тобы индицировать готовность передатчика.

• Bit 4 - FE: Framing Error - Ошибка кадра

Данный бит устанавливается в состояние 1 при обнаружении условий ошибочного приема кадра, т.е. когда стоповый бит входящего символа в со стоянии 0. Бит FE очищается при приеме стопового бита с логическим уровнем 1.

• Bit 3 - DOR: Data OverRun - Переполнение данных

Бит DOR устанавливается в состояние 1 при обнаружении услови й переполнения, т.е. когда символ, уже находящийся в регистре UDR, не считан перед пересылкой нового символа из сдвигового регистра приема. Бит DOR буферирован, что означает, что он будет оставаться установленным пока не будут считаны пра вильные данные из UDR. Бит DOR очищается (сбрасывается в 0) когда данные приняты и пе ресланы в UDR.

119

ATMEL ÊÒÖ-ÌÊ

• Bits 2..0 - Res: Reserved bits - Зарезервированные биты

Эти биты в микроконтроллерах ATmega603/103 зарезервированы и при с читывании всегда покажут состояние 0.

РЕГИСТР УПРАВЛЕНИЯ UART - UCR - (UART Control Register)

•Bit 7 - RXCIE: RX Complete Interrupt Enable - Разрешение прерывания по

завершению приема

При установленном в состояние 1 бите RXCIE и установленном раз решении глобального прерывания установка бита RXC в регистре USR приведет к выполн ению прерывания по завершению приема.

•Bit 6 - TXCIE: TX Complete Interrupt Enable - Разрешение прерывания по завершению

передачи

При установленном в состояние 1 бите TXCIE и установленном раз решении глобального прерывания установка бита

TXC в регистре USR приведет к выполнению прерывания по заверше нию передачи.

•Bit 5 - UDRIE: UART Data Register Empty Interrupt Enable - Разрешение прерывания

по пустому регистру данных

При установленном в состояние 1 бите UDRIE и установленном раз решении глобального прерывания установка бита

UDRE в регистре USR приведет к выполнению прерывания по пустому регистру данных UART.

•Bit 4 - RXEN: Receiver Enable - Разрешение приемника

Установленный в состояние 1 бит RXEN разрешает приемник UART. Есл и приемник запрещен, то флаги статуса TXC, DOR и FE установить невозможно. Ес ли эти флаги установлены, то очистка бита RXEN не приведет к очистке этих ф лагов.

• Bit 3 - TXEN: Transmitter Enable - Разрешение передатчика

Установленный в состояние 1 бит TXEN разрешает передатчик UART. П ри запрещении передатчика во время передачи символа, передатчик не буде т заблокирован прежде, чем будут полностью переданы символ в сдвиговом регистре плюс любой находящийся в UDR следующий символ.

• Bit 2 - CHR9: 9 Bit Characters - Режим 9-разрядных символов

При установленном в состояние 1 бите CHR9 передаются и приним аются 9-разрядные символы плюс стартовый и стоповый биты. Девятые биты чита ются и записываются с использованием битов RXB8 и TXB8 (соответственно) регистра UCR. Дев ятый бит данных может использоваться как дополнительный стоповый бит ил и бит контроля четности.

• Bit 1 - RXB8: Receive Data Bit 8 - Прием 8-разрядных данных

При установленном в состояние 1 бите CHR9 бит RXB8 является девят ым битом данных принятого символа.

• Bit 0 - TXB8: Transmit Data Bit 8 - Передача 8-разрядных данных

При установленном в состояние 1 бите CHR9 бит TXB8 является девят ым битом данных передаваемого символа.

120

ÊÒÖ-ÌÊ

БОД-ГЕНЕРАТОР (Baud Rate Generator)

Бод-генератор представляет собой делитель, генерирующий импульсы передачи с частотой, определяемой выражением:

BAUD= fCK

16(UBRR+1), ãäå:

• BAUD = частота в бодах.

• fCK = частота кварцевого генератора.

• UBRR = содержимое регистра UBRR (Baud Rate register = 0 - 255).

При использовании стандартных кварцевых кристаллов, наи более часто используемые скорости передачи в бодах могут быть получе ны установками UBRR, представленными в Табл. 24. При установках UBRR, указанных в таб лице, реальные скорости в бодах будут иметь отличия менее 2% от стандартны х скоростей (показано в таблице полужирным шрифтом).

Таблица 24. Установки UBRR при различных стандартных частотах кварцевы х кристаллов

121

РЕГИСТР БОД-ГЕНЕРАТОРА UARTUBRR - (UART Baud Rate Register)

Регистр UBRR является 8-разрядным регистром, с возможностью ч тения/записи, определяющим скорость UART в соответствии с установками Таб л. 24.

Аналоговый компаратор

Аналоговый компаратор сравнивает уровни на положительн ом выводе PE2 (AC+) и отрицательном выводе PE3 (AC-). При напряжении на положител ьном выводе PE2 (AC+) большем, чем напряжение на отрицательном выводе PE3 (AC-), вы ход аналогового компаратора ACO устанавливается в состояние 1. В ыход компаратора может быть использован для управления входом захвата тай мера/счетчика1. Кроме того, компаратор может формировать свой запрос прерывани я. Пользователь может задать формирование запроса на прерывание по нарастающе му или падающему фронту или по переключению. Блок-схема аналогового компар атора, со схемами обрамления, показана на Рис. 45.

Рис. 45 Блок-схема аналогового компаратора.

122

ÊÒÖ-ÌÊ

РЕГИСТР СТАТУСА И УПРАВЛЕНИЯ АНАЛОГОВОГО КОМПАРАТОРА - ACSR - (The Analog Comparator Control and Status Register)

• Bit 7 - ACD: Analog Comparator Disable - Запрет аналогового компаратора

При установленном в состояние 1 бите ACD аналоговый компарат ор запрещен. Для выключения аналогового компаратора установку данного б ита можно производить в любое время. Отключение аналогового компаратора позволя ет снизить потребление в активном и Idle режимах. При изменении состояния бита ACD необ ходимо запрещать прерывание по аналоговому компаратору очисткой бита ACIE в р егистре ACSR. В противном случае при изменении состояния бита ACD может про изойти прерывание.

• Bit 6 - Res: Reserved bit - Зарезервированный бит

Этот бит в микроконтроллерах ATmega603/103 зарезервирован и при сч итывании всегда покажет состояние 0.

•Bit 5 - ACO: Analog Comparator Output - Выход аналогового компаратора

Бит ACO связан непосредственно с выходом компаратора.

•Bit 4 - ACI: Analog Comparator Interrupt Flag - Флаг прерывания по аналоговому

компаратору

Данный бит устанавливается в состояние 1 в случае формиро вания компаратором прерывания, определяемого ACIS1 и ACIS0. Подпрограмма обработки п рерывания по аналоговому компаратору будет выполняться при установл енном бите ACIE и установленном бите глобального прерывания в регистре SREG. Б ит ACI очищается аппаратно при выполнении соответствующего вектора обра ботки прерывания, Бит ACI можно очистить, также, записью во флаг логической 1.

Отметим однако, что при модификации других битов регистра ACSR командами

SBI или CBI бит ACI будет очищен, если он был установлен перед этими операциями.

•Bit 3 - ACIE: Analog Comparator Interrupt Enable - Разрешение прерывания по

аналоговому компаратору

При установленном бите ACIE и установленном бите глобальног о прерывания регистра SREG активируется прерывание по аналоговому компаратору. Пр и сброшенном бите ACIE прерывание запрещено.

•Bit 2 - ACIC: Analog Comparator Input Capture enable - Разрешение входа захвата

аналогового компаратора

Установленный в состояние 1 бит ACIC разрешает срабатывание функции захвата входа таймера/счетчика1 по переключению аналогового комп аратора. В этом случае выход аналогового компаратора подсоединяется непосредс твенно ко входной цепи логики захвата входа, что обеспечивает использование фун кций подавления шума и выбора вида срабатывания прерывания по захвату входа тай мера/счетчика1. При очищенном бите ACIC соединения нет. Для запуска прерывания п о захвату входа таймера/счетчика1 бит TICIE1 в регистре масок прерываний TIMSK дол жен быть установлен в состояние 1.

•Bits 1,0 - ACIS1, ACIS0: Analog Comparator Interrupt Mode Select - Выбор режима

прерывания по аналоговому компаратору

Эти биты определяют характер события компаратора, при кот ором запускается

123

прерывание по аналоговому компаратору. Варианты установ ок показаны в Таблице 25.

Таблица 25. Установки битов ACIS1/ACIS0

Примечание: При изменении состояния битов ACIS1/ACIS0 прерывание по аналоговому компаратору должно быть запрещено очисткой бита разреше ния прерывания в регистре ACSR. В противном случае при изменении состояния битов может пр оизойти прерывание.

Аналого-цифровой преобразователь - (Analog to Digital Converter)

Основные характеристики:

•Разрешение 10 разрядов

•Точность ±1/2 LSB

•Время преобразования 70...280 мс

•8 мультиплексируемых каналов входа

•Режимы циклического и однократного преобразования

•Прерывание по завершению ADC преобразования

•Устройство подавления шумов Sleep режима

Микроконтроллеры ATmega603/103 оснащены 10-разрядным ADC последовательного приближения. ADC подсоединен к 8-канально му аналоговому мультиплексору, позволяющему использовать любой вывод п орта F в качестве входа ADC. ADC содержит усилитель выборки/хранения, удерживающий нап ряжение входа ADC во время преобразования на неизменном уровне. Блок-схема ADC представлена на Рис. 46. Для питания ADC используются два отдельных вывода: AVC C и AGND. Вывод AGND должен быть подсоединен к GND и напряжение AVCC не должн о отличаться от напряжения VCC более чем на (0,4 В. Способы подклю чения этих выводов см. в разделе Технология подавления шума ADC.

Внешнее напряжение сравнения подается на вывод AREF и должно быть в диапазоне от 2,7 В до AVCC.

Работа аналого-цифрового преобразователя

Аналого-цифровой преобразователь может работать в двух режимах: режиме однократного преобразования и режиме циклического прео бразования. В режиме однократного преобразования каждое преобразование иниц иируется пользователем. В режиме циклического преобразования ADC осуществляет выб орку и обновление содержимого регистра данных ADC непрерывно. Выбор режима пр оизводится битом ADFR регистра ADCSR.

Работа ADC разрешается установкой в состояние 1 бита ADEN в реги стре ADCSR. Первому преобразованию, начинающемуся после разрешени я ADC, предшествует пустое инициализирующее преобразование. Н а пользователе это отражается лишь тем, что первое преобразование будет зани мать 27 тактовых циклов, вместо обычных 14.

124