Схемотехника / Схемотехника(1) / 103 Edition [MEGAAVRR]

ÊÒÖ-ÌÊ

Таблица 13. Выбор режима сравнения в ШИМ режиме

Примечания: n = 0 или 2

íà низком или высоком уровне, в зависимости от установок COM21/COM20 или COM11/COM10. См. таблицу 14.

В ШИМ режиме флаг переполнения таймера (TOV0 или TOV2) устанавли вается при смене направления счета при $00. Прерывания по переполне нию таймеров 0 и 2 работают так же, как и в нормальном режиме таймеров/счетчи ков, т.е. они срабатывают когда TOV0 или TOV2 установлены, и разрешены прерывания по переп олнению таймера

èглобальному прерыванию. Это относится также к флагам ср авнения выхода таймеров

èпрерываниям.

Частота ШИМ будет соответствовать тактовой частоте тайм ера деленной на

510.

Изменение уставки сравнения

Текущее состояние таймера/счетчика

Установленное значение сравнения

Выход ШИМ

Синхронизированная фиксация уставки в OCR

Изменение уставки сравнения

Примечания: n = 0 или 2

9 5

АСИНХРОННАЯ РАБОТА ТАЙМЕРА/СЧЕТЧИКА0

При синхронной работе таймера/счетчика0 все операции и та ктирование идентичны работе таймера/счетчика2. Однако асинхронная ра бота имеет некоторые особенности.

• Это важно! При переключении между асинхронным и синхронны м тактированием таймера/счетчика0 регистры таймера TCNT0, OCR0 и TCCR0 могут быть повреждены. Безопасное переключение выполняется сл едующей последовательностью действий:

1.Запрещаются прерывания OCIE0 и TOIE0 таймера0.

2.Соответствующей установкой ASO выбирается источник тактового сигнала.

3.В TCNT0, OCR0 и TCCR0 записываются новые значения.

4.Если выполняется переключение в асинхронный режим: ожидать TCN0UB, OCR0UB и TCR0UB.

5.Разрешить прерывания, если это необходимо.

•Генератор оптимизирован под использование часового кристалла с частотой 32,768 кГц. Внешний тактовый сигнал, подаваемый на этот вывод, п роходит через тот же самый усилитель с полосой пропускания 256 кГц. Таким образом , внешний тактовый сигнал должен быть в диапазоне от 0 Гц до 256 кГц. Частота внешнего тактового сигнала, подаваемого на вывод TOSC1, не должна превышать одной четвертой от тактовой частоты CPU. Отметим, что тактовая частота CPU может б ыть ниже частоты XTAL, если разрешено деление частоты XTAL.

•При записи в один из регистров TCNT0, OCR0 или TCCR0 записываемая величина пересылается в регистр временного хранения и фи ксируется после двух положительных фронтов TOSC1. Пользователь не должен записыва ть новое значение прежде, чем содержимое регистра временного хранения не бу дет передано по назначению. Каждый из указанных регистров имеет свой собс твенный регистр временного хранения, это означает, к примеру, что запись в T CNT0 не исказится при записи в OCR0. Для того, чтобы убедиться в выполнении пересылк и в регистр назначения используется регистр статуса асинхронного режима (Asynchronous Statu s Register - ASSR).

•При вводе режима Sleep после записи в регистры TCNT0, OCR0 or TCCR0 пользователь должен ожидать пока записываемый регистр н е будет обновлен, если таймер/счетчик0 используется для активации прибора. В ино м случае MCU перейдет

âрежим Sleep прежде, чем изменения окажут какой либо эффект. Э то особенно важно если для активации прибора используется прерывание по ср авнению выхода0; сравнение выхода запрещается во время записи в OCR0 или TCNT0. Если цикл зап иси не завершен (т.е. пользователь введет режим Sleep прежде, чем бит OCR0UB будет сб рошен в 0) прибор никогда не получит совпадения при сравнении и MCU не будет активирован. Если таймер/счетчик0 используется для активации прибора и з режима Power Save и если пользователь намеревается возобновить режим Power Save, то необходимо предпринимать меры предосторожности - для сброса логики п рерывания необходим один цикл TOSC1. Если время между активацией и восстановление м режима Power Save меньше одного цикла TOSC1 прерывание не произойдет и прибор не будет активирован. Если пользователь сомневается в том, что про межуток времени перед восстановлением режима Power Save достаточен, необходимо исполь зовать следующий алгоритм:

1.Записать значение в TCCR0, TCNT0 или OCR0.

2.Подождать пока соответствующий флаг занятого обновления в регистре

9 6

ÊÒÖ-ÌÊ

ASSR не будет сброшен в 0. 3. Ввести режим Power Save.

•Генератор частоты 32кГц таймера/счетчика0 работает всегда, за исключением режима Power Down. При восстановления питания или активации из ре жима Power Down пользователь должен помнить о том, что генератору для ст абилизации необходимо время порядка одной секунды. Пользователю рекомендуется выждать не менее одной секунды прежде чем использовать таймер/счетчик0 после под ачи питания или активации из режима Power Down.

•Описание активации прибора из режима Power Save при асинхронном тактировании таймера. Когда условия прерывания выполнен ы, на следующем цикле тактовой частоты таймера начинается процесс активации, т .е. состояние таймера должно увеличиться как минимум на единицу, прежде, чем процессор сможет прочитать состояние счетчика. Флаги прерываний обновляются за три тактовых ци кла процессора после запуска тактовой частоты процессора. В течение этих цикло в процессор выполняет команды но условия прерывания еще не читаемы и подпрограм ма обработки прерывания не может начать выполнение.

Во время асинхронной работы синхронизация флагов прерыв аний асинхронного таймера занимает три тактовых цикла процессора плюс один цикл таймера. Таким образом содержимое таймера увеличивается минимум на еди ницу, прежде чем процессор сможет прочитать содержимое таймера вызвавше е установку флага прерывания. Вывод сравнения выхода меняет состояние в соо тветствии с тактовым сигналом таймера и не синхронизирован с тактовой частото й процессора.

РЕГИСТР СТАТУСА АСИНХРОННОГО РЕЖИМА -

ASSR - (Asynchronous Status Register)

• Bit 7..4 - Res: Reserved Bits - Зарезервированные биты

Эти биты в микроконтроллерах ATmega603/103 зарезервированы и при с читывании всегда будут показывать 0.

•Bit 3 - AS0: Asynchronous Timer/Counter0 - Асинхронный режим таймера/счетчика0

При установленном в состояние 1 бите таймер/счетчик0 такти руется сигналом вывода TOSC1. При очищеном бите таймер/счетчик0 тактируется внутренн им тактовым сигналом CK. При изменении состояния этого бита содержимое TCNT0 может быть повреждено.

•Bit 2 - TCN0UB: Timer/Counter0 Update Busy - Таймер/счетчик0 занят для обновления

Бит устанавливается в состояние 1 при работе таймера/счет чика0 в асинхронном режиме и записанном TCNT0. При обновлении записанного в TCNT0 знач ения содержимым регистра временного хранения бит аппаратно о чищается.

Бит в логическом состоянии 0 означает, что TCNT0 готов к обновл ению новым значением.

•Bit 1 - OCR0UB: Output Compare Register0 Update Busy - Сравнение выхода регистра0

занято для обновления

Бит устанавливается в состояние 1 при работе таймера/счет чика0 в асинхронном режиме и записанном OCR0. При обновлении записанного в OCR0 знач ения содержимым

9 7

регистра временного хранения бит аппаратно очищается.

Бит в логическом состоянии 0 означает, что OCR0 готов к обновле нию новым значением.

• Bit 0 - TCR0UB: Timer/Counter Control Register0 Update Busy - Регистр управления

таймера/счетчика0 занят для обновления

Бит устанавливается в состояние 1 при работе таймера/счет чика0 в асинхронном режиме и записанном TCCR0. При обновлении записанного в TCCR0 знач ения содержимым регистра временного хранения бит аппаратно о чищается.

Бит в логическом состоянии 0 означает, что TCCR0 готов к обновл ению новым значением. Если запись выполняется в любой из трех регист ров таймера/счетчика0 когда их флаги занятости для обновления установлены, то з аписываемое значение может быть повреждено и привести к нежелательному прерыв анию.

Считывание состояний TCNT0, OCR0 и TCCR0 отличается. При чтении состо яния TCNT0 считывается действительное содержимое, при чтении сост ояний OCR0 или TCCR0 считывается содержимое регистров временного хранения.

16-разрядный таймер/счетчик1

Блок-схема таймера/счетчика1 приведена на рис. 35

16-разрядный таймер/счетчик1 может получать тактовый сигна л от CK, CK после предварительного делителя и от внешнего вывода. Кроме тог о его можно остановить, как показано в описании регистра управления таймером/сче тчиком1 - TCCR1B (Timer/ Counter1 Control Register). В регистрах управления TCCR1A и TCCR1B находятся различные флаги, указывающие на переполнение, совпадение при сравнении и случаи захвата событий. В регистре масок прерываний TIMSK (Timer/Counter Interrupt Mask Register) устанавливаются разрешения/запрещения прерываний та ймера/счетчика1. При внешнем тактировании таймера/счетчика1 внешний сигна л синхронизируется частотой тактового генератора CPU. Для правильной работы та ймера/счетчика1 по внешнему тактовому сигналу минимальное время между двум я переключениями внешнего тактового сигнала должно быть не менее одного периода так тового сигнала CPU. Синхронизация внешнего тактового сигнала ведется нарас тающим фронтом внутреннего тактового сигнала CPU.

Наилучшие точность и разрешение 16-разрядный таймер/счетч ик1 обеспечивает при наименьшем коэффициенте предварительного деления. С другой стороны, высокий коэффициент предварительного деления удобен при реализ ации таймером/счетчиком1 низкоскоростных функций или точной синхронизации редко происходящих действий.

Таймер/счетчик1 поддерживает две функции сравнения выход а, используя регистр1 сравнения выходов A и B - OCR1A и OCR1B в качестве источников данных, с равниваемых с содержимым таймера/счетчика1. Функции сравнения выхода включают очистку счетчика по совпадению сравненияA и воздействие на выводы сравнения выхода при обоих совпадениях сравнения.

Таймер/счетчик1 может быть использован в качестве 8, 9 или 10-р азрядного широтно-импульсного модулятора. В этом режиме счетчик и р егистры OCR1A/OCR1B работают как сдвоенный самостоятельный ШИМ со сцентриро ванными импульсами, без формирования ложных импульсов. См. раздел Таймер/счетчик1 в ШИМ режиме, где подробно описана эта функция.

Функция захвата входа таймера/счетчика1 обеспечивает зах ват содержимого таймера/счетчика1 в регистр захвата входа, запускаемый вн ешним событием на выводе входа захвата PD4/(IC1). Реальные установки захвата события опр еделяются регистром управления таймером/счетчиком1 TCCR1B (Timer/Counter1 Control Register). Кроме

9 8

ÊÒÖ-ÌÊ

Прерывание по Прерывание по

Рис. 35 Блок-схема таймера/счетчика1

того, для переключения входа захвата может быть использов ан аналоговый компаратор. Подробнее данная функция описана в разделе Аналоговый компаратор.

Если разрешена функция подавления шума, действительные у словия переключения события захвата тестируются четырьмя выборками, прежде ч ем захват будет активирован. Тестирование сигнала на входном выводе производится с ча стотой XTAL.

РЕГИСТР УПРАВЛЕНИЯ A ТАЙМЕРА/СЧЕТЧИКА1 -

TCCR1A - (Timer/Counter1 Control Register A)

• Bits 7,6 - COM1A1, COM1A0: Compare Output Mode1A, bits 1 and 0 - Режим1A

сравнения выхода, биты 1 и 0

Управляющие биты COM1A1 и COM1A0 определяют характер сигнала выход а, следующего за совпадением при сравнении таймера/счетчика1. Сигнал выхода

9 9

поступает на вывод OC1A (Output CompareA). Поскольку это альтернативная ф ункция порта I/O, то соответствующий бит управления направлением д олжен быть установлен в 1 (вывод работает на выход). Конфигурирование управления представлено в таблице 15.

Таблица 15. Выбор режима сравнения 1

Примечание: X = A или B

•Bits 5,4 - COM1B1, COM1B0: Compare Output Mode1B, bits 1 and 0 - Режим1B

сравнения выхода, биты 1 и 0

Управляющие биты COM1B1 и COM1B0 определяют характер сигнала выход а, следующего за совпадением при сравнении таймера/счетчика1. Сигнал выхода поступает на вывод OC1B (Output CompareB). Поскольку это альтернативная ф ункция порта I/O, то соответствующий бит управления направлением д олжен быть установлен в 1 (вывод работает на выход). Конфигурирование управления представлено в таблице 15.

ÂШИМ режиме функции этих битов отличаются. Подробное опи сание приведено в таблице 19.

При изменении битов COM1X1/COM1X0 прерывания по сравнению выхода1 должны быть запрещены очисткой битов разрешения прерыва ния в регистре TIMSK. В противном случае при изменении битов может произойти пр ерывание

•Bits 3..2 - Res: Reserved bits - Зарезервированные биты

Эти биты в микроконтроллерах ATmega603/103 зарезервированы и при с читывании всегда будут 0.

• Bits 1..0 - PWM11, PWM10: Pulse Width Modulator Select Bits - Биты выбора режима

ØÈÌ

Данные биты определяют установку режима ШИМ, как это пока зано в таблице 16. Подробности см. в разделе Таймер/счетчик1 в ШИМ режиме.

Таблица 16. Выбор ШИМ режима

100

ÊÒÖ-ÌÊ

РЕГИСТР УПРАВЛЕНИЯ B ТАЙМЕРА/СЧЕТЧИКА1 -

TCCR1B - (Timer/Counter1 Control Register B)

•Bit 7 - ICNC1: Input Capture1 Noise Canceler (4 CKs) - Установка режима подавления шума на входе захвата 1

При сброшенном в состояние 0 бите ICNC1 функция подавления шум а входного триггера захвата запрещена. Вход захвата переключается по первому нарастающему/ падающему фронту, поступившему на вывод входа захвата PD4(IC1) . При установленном в состояние 1 бите ICNC1 выполняются четыре последовательных опроса состояния вывода PD4(IC1) и все четыре выборки должны иметь одинаковый (в ысокий/низкий), определяемый битом ICES1, уровень. Частота опроса соответств ует частоте XTAL.

•Bit 6 - ICES1: Input Capture1 Edge Select - Выбор фронта срабатывания на входе

захвата 1

При сброшенном в состояние 0 бите ICES1 содержимое таймера/сче тчика1, по падающему фронту на выводе входа захвата PD4( IC1), пересылаетс я в регистр захвата входа ICR1. При установленном в 1 бите ICES1 содержимое таймера/сч етчика1 пересылается в регистр захвата входа ICR1 по нарастающему фр онту на выводе входа захвата PD4( IC1).

•Bits 5, 4 - Res: Reserved bits - Зарезервированные биты

Эти биты в микроконтроллерах ATmega603/103 зарезервированы и при с читывании всегда будут 0.

•Bit 3 - CTC1: Clear Timer/Counter1 on Compare Match - Очистка таймера/счетчика1

по совпадению

При установленном в состояние 1 бите CTC1 таймер/счетчик1 сбра сывается в состояние $0000 в течение тактового цикла, следующего за совпадением пр и сравненииA. Если бит CTC1 очищен, таймер/счетчик1 продолжает отсчет и не реагир ует на совпадение при сравнении. Поскольку совпадение при сравнении детект ируется в течение тактового цикла CPU следующего за совпадением, то поведение функции бу дет отличаться при установке коэффициента предварительного деления таймер а/счетчика1 большем 1. При коэффициенте предварительного деления 1 и установлен ном в регистре сравненияA состоянии C таймер будет считать в соответствии с установ кой CTC1:

... | C-1 | C | C+1 | 0 | 1 | ...

При установленном коэффициенте предварительного делени я 8 таймер будет считать подобно:

... | C-1, C-1, C-1, C-1, C-1, C-1, C-1, C-1 | C, C, C, C, C,C, C, C | C+1, 0, 0, 0, 0, 0, 0, 0, 0 | ...

В ШИМ режиме состояние бита CTC1 значения не имеет.

•Bits 2,1,0 - CS12, CS11, CS10: Clock Select1, bit 2,1 and 0 - Выбор источника тактовой

частоты, биты 2,1 и 0

Установкой состояния данных битов производится выбор ис точника тактового сигнала ( в том числе коэффициента предварительного деления)

Stop условие выполняет функцию разрешения/запрещения тайме ра/счетчика1 В режимах с предварительным делением на соответствующий коэффициент делится частота CK тактового генератора. При использовании внешнего тактирования

101

необходимо выполнить соответствующие установки в регис тре управления направлением (очистка переводит вывод в режим входа).

Таблица 17. Выбор источника тактового сигнала таймера/счетчика1

16-разрядный регистр содержит текущее значение 16-разрядног о таймера/ счетчика1. С тем, чтобы CPU могло считывать/записывать и старш ий и младший байты этого регистра одновременно, обращение реализовано поср едством 8-разрядного регистра временного хранения(TEMP). Этот регистр использует ся также при обращении к OCR1A, OCR1B и ICR1. Если основная программа и подпрограммы обработк и прерываний используют обращение к регистрам посредство м TEMP, то прерывания должны быть запрещены на время обращения из основной прог раммы

• Запись в таймер/счетчик1 - TCNT1

Когда CPU производит запись в старший байт (TCNT1H) записываемые данные размещаются в регистре TEMP. Затем, когда CPU производит запись в младший байт (TCNT1L) данные младшего байта объединяются с байтом данн ых регистра TEMP и все 16 битов одновременно переписываются в регистр тайм ера/счетчика TCNT1. Следовательно, при 16-разрядных операциях обращение к ст аршему байту (TCNT1H) должно выполняться первым. При использовании та ймера/ счетчика1 в качестве 8-разрядного таймера достаточно прои зводить запись только младшего байта.

• Чтение таймера/счетчика1 - TCNT1

Когда CPU считывает младший байт (TCNT1L), то содержимое TCNT1L направ ляются непосредственно в CPU, содержимое старшего байта (TCNT1H) размещ ается в регистре TEMP и при считывании CPU старшего байта (TCNT1H) его содерж имое CPU принимает из регистра TEMP. Следовательно, при 16-разрядных оп ерациях первым должно выполняться обращение к младшему байту (TCNT1L) . При

102

ÊÒÖ-ÌÊ

использовании таймера/счетчика1 в качестве 8-разрядного т аймера достаточно производить запись только младшего байта.

Таймер/счетчик1 выполнен в виде счетчика с нарастанием ил и реверсивного счетчика (в ШИМ режиме) и возможностью чтения/записи. Если в таймер/с четчик1 занесено некоторое значение и выбран источник тактового сигнала, т о таймер/счетчик1 продолжит отсчет через один тактовый цикл после установки в нем зап исанного значения.

РЕГИСТРА СРАВНЕНИЯ A ВЫХОДА ТАЙМЕРА/СЧЕТЧИКА1 - OCR1AH и OCR1AL - (Timer/Counter1 Output Compare Register)

16-разрядные регистры сравнения выхода обеспечивают и чте ние и запись. Регистры сравнения выхода таймера/счетчика1 хранят данны е постоянно

сравниваемые с состоянием таймера/счетчика1. Действие, за пускаемое совпадением при сравнении определяется содержимым регистра управле ния и состояния таймера/ счетчика1. Совпадение при сравнении может произойти тольк о если таймер/счетчик1 досчитает до значения содержимого OCR. Если в TCNT1 и OCR1A или OCR1B программно будут записаны одинаковые значения, то значен ия, то совпадение при сравнении сгенерировано не будет.

Совпадение при сравнении устанавливает флаг прерывания по совпадению в тактовом цикле CPU следующем за самим совпадением.

Поскольку регистры сравнения выхода OCR1A и OCR1B являются 16-разр ядными, то для обеспечения одновременного занесения старшего и м ладшего байтов данных в регистры OCR1A/B используется регистр временного хранения TEMP. К огда CPU записывает старший байт, то данные временно сохраняются в регистре TEMP. Когда же CPU записывает младший байт в OCR1AL или OCR1BL, то одновременно сод ержимое регистра OCR1BH переписывается в OCR1AH или OCR1BH. Следовательно, при 16разрядных операциях старшие байты регистров OCR1A/B должны за писываться первыми.

103

Кроме того, регистр TEMP используется при обращении к TCNT1 и ICR1. Ес ли основная программа и подпрограммы обработки прерываний, использу ют обращение к регистрам посредством TEMP, то прерывания должны быть запрещены на вре мя обращения из основной программы.

РЕГИСТР ЗАХВАТА ВХОДА ТАЙМЕРА/СЧЕТЧИКА1 - ICR1H и ICR1L - (Timer/Counter1 Input Capture Register)

16-разрядный регистр захвата входа обеспечивает только чт ение содержимого. При обнаружении на выводе захвата входа PD4(IC1) нарастающего или падающего фронта сигнала (определяемого установкой ICES1) те кущее состояние таймера/счетчика1 пересылается в регистр захвата входа ICR1. Одновременно

устанавливается в состояние 1 флаг захвата входа ICF1.

Поскольку регистр захвата входа является 16-разрядным, то д ля обеспечения одновременного чтения старшего и младшего байтов данных регистра ICR1 используется регистр временного хранения TEMP. При считывании CPU данных мла дшего байта содержимое ICR1L пересылается в CPU, а содержимое старшего байта ICR1H размещается в регистре TEMP, чтение старшего байта заключает ся в переносе в CPU содержимого регистра временного хранения TEMP. Следователь но, при чтении всего 16-разрядного регистра операцию чтения необходимо начинат ь с младшего байта ICR1L. Регистр TEMP используется также при обращении к TCNT1, OCR1A и OCR1B. Если основная программа и подпрограммы обработки прерыв аний, используют обращение к регистрам посредством TEMP, то прерывания должны быть запрещены на время обращения из основной программы.

ТАЙМЕР/СЧЕТЧИК1 в ШИМ РЕЖИМЕ

При установленном ШИМ режиме таймер/счетчик1 и регистры с равнения выхода A и B (OCR1A и OCR1B), образуют сдвоенный 8, 9 или 10-разрядный автономный генератор ШИМ с правильным чередованием фаз, отсутствием ложных выбросов и выходами на выводы PD5(OC1A) и OC1B. Таймер/счетчик1 работает как рев ерсивный счетчик, считающий от $0000 до TOP (см. таблицу 18), при котором напра вление счета меняется и отсчет ведется до нуля, после чего цикл повторя ется. Когда состояние счетчика совпадет с содержимым 10 младших битов OCR1A или OCR1B, выводы PD5(OC1A)/ OC1B устанавливаются или очищаются, в соответствии с установ ками битов COM1A1/ COM1A0 или COM1B1/COM1B0 в регистре управления таймером/счетчиком1 TCCR1A. Подробности см. в таблице 19.

104