Лекция 2 АРХИТЕКТУРА AVR

Программирование энергонезависимых блоков памяти AVR может осуществляться как параллельно, так и последовательно через SPI (Serial Peripheral Interface) интерфейс.

Управление и обмен данными с EEPROM-памятью и со всеми периферийными узлами осуществляется при помощи регистров ввода/вывода, которые имеются в каждом периферийном узле

Так же, как и у других встраиваемых микроконтроллеров, система команд АVR (см. Таблицу 1 в Приложении) включает команды арифметических и логических операций, команды передачи данных, команды, управляющие последовательностью выполнения программы и команды операций с битами.

Имея 16-разрядную ячейку памяти программ, AVR отличаются богатством своей системы команд по сравнению с другими RISC-микроконтроллерами.

Для удобства написания и анализа программ всем операциям из системы команд помимо двоичного кода сопоставлены мнемокоды ассемблера (символические обозначения операций), которые используются при создании исходного текста программы. Специальные программы-трансляторы переводят затем символические обозначения в двоичные коды.

Система команд AVR микроконтроллеров, приведенная в Таблице 1, содержит 121 инструкцию и применима без каких-либо оговорок для микроконтроллера ATmega103.

Младшие модели AVR не имеют некоторых команд из приведенного списка. Основное отличие заключается в том, что те микроконтроллеры (AT90S1200, ATtiny10/11), у которых отсутствует SRAM, не содержат и соответствующих команд работы с оперативной памятью. Кроме того, AT90S1200 не имеет команд ADIW, SBIW, IJMP, ICALL, LPM, а ATtiny10/11 - команд ADIW, SBIW, IJMP, ICALL.

Только MegaAVR имеют двухсловные, выполняемые за три такта, команды абсолютных переходов JMP и CALL. Всем остальным типам AVR (Tiny и Classic) эти медленные команды не нужны, так как все адресное пространство объемом до 4K слов достижимо при помощи команд относительных переходов RJMP, RCALL.

Также особняком стоит команда ELPM страничного чтения FLASH памяти, которая существует и необходима только для ATmega103 и ATmega128 ввиду увеличения размеров памяти программ у этих микроконтроллеров до 128K байт.

Подсчитывая количество инструкций в системе команд AVR, видимо следует обратить внимание на то, что для двух команд из группы арифметических операций существует по два мнемокода. Мнемокоды ANDI и CBR а также ORI и SBR дублируют друг друга, то есть транслируются в один и тот же двоичный код. Выбор между ними программист может выполнять произвольно в зависимости от контекста программы.

Таким образом, AVR-микроконтролеры в зависимости от типа имеют 89 / 90 / 118 / 121 мнемокодов или 87 / 88 / 116 / 119 различных двоичных кодов команд.

Специальная директива ассемблера

.device <типAVR>

обеспечивает контроль соответствия команд, используемых в тексте программы, типу указанного процессора.

При переходе от младших к старшим моделям AVR существует совместимость в смысле системы команд, однако необходимо помнить, что адреса векторов прерывания одних и тех же периферийных узлов у различных типов AVR различны, что требует внесения соответствующих изменений в программу при ее переносе на другой тип AVR.

На рисунке 5 изображена программная модель AVR-микроконтроллеров, которая представляет собой диаграмму программно доступных ресурсов AVR. Центральным блоком на этой диаграмме является регистровый файл на 32 оперативных регистра (R0-R31), непосредственно доступных ALU. Старшие регистры (рис. 4) объединены парами и образуют три 16-разрядных регистра, предназначенных для косвенной адресации ячеек памяти (AVR без SRAM имеют только один 16-битный регистр Z).

Рис. 5: Программная модель AVR-микроконтроллеров.

Все арифметические и логические операции а также часть операций работы с битами (см. таблицу 1) выполняются в ALU только над содержимым оперативных регистров. Следует обратить внимание, что команды, которые в качестве второго операнда имеют константу (SUBI, SBCI, ANDI, ORI, SBR, CBR), могут использовать в качестве первого операнда только регистры из второй половины регистрового файла (R16-R31). Команды 16-разрядного сложения с константой ADIW и вычитания константы SBIW в качестве первого операнда используют только регистры R24, R26, R28, R30.

Во время выполнения арифметических и логических операций или операций работы с битами ALU формирует те или иные (см. таблицу 1) признаки результата операции, то есть устанавливает или сбрасывает биты в регистре состояния SREG (Status Register) (рис.6).

I

T

H

S

V

N

Z

C

Рис. 6: Регистр состояния SREG (Status Register).

• Бит С (carry) устанавливается, если во время выполнения операции был перенос из старшего разряда результата;

• Бит Z (zero) устанавливается, если результат операции равен 0;

• Бит N устанавливается, если MSB (Most Significant Bit - старший бит) результата равен 1 (правильно показывает знак результата, если не было переполнения разрядной сетки знакового числа);

• Бит V устанавливается, если во время выполнения операции было переполнение разрядной сетки знакового результата;

• Бит S = N + V (правильно показывает знак результата и при переполнении разрядной сетки знакового числа);

• Бит H устанавливается, если во время выполнения операции был перенос из 3-го разряда результата.

Признаки результата операции могут быть затем использованы в программе для выполнения дальнейших арифметико-логических операций или команд условных переходов.

Для хранения оперативных данных программист, кроме регистрового файла, может использовать внутреннюю и внешнюю (если они имеются) блоки SRAM (рис. 5).

Работа с внешней SRAM может быть программно разрешена/запрещена установкой/сбросом бита SRE в регистре ввода/вывода MCUSR.

Операции обмена с внутренней оперативной памятью AVR-микроконтроллер выполняет за два машинных цикла. Доступ к внешней SRAM требует одного дополнительного цикла на каждый байт по сравнению с внутренней памятью. Кроме того, установкой бита SRW в регистре ввода/вывода MCUSR можно программно увеличить время обмена с внешней SRAM еще на один дополнительный машинный цикл ожидания.

Выполнять арифметико-логические операции и операции сдвига непосредственно над содержимым ячеек памяти нельзя. Нельзя также записать константу или очистить содержимое ячейки памяти. Система команд AVR позволяет лишь выполнять операции обмена данными между ячейками SRAM и оперативными регистрами. Достоинством системы команд можно считать разнообразные режимы адресации ячеек памяти. Как видно из Таблицы 1 (см. группу команд передачи данных), кроме прямой адресации имеются следующие режимы: косвенная, косвенная с пост-инкрементом, косвенная с пре-декрементом и косвенная со смещением.

Поскольку внутренняя и внешняя SRAM входят в единое адресное пространство (вместе с оперативными регистрами и регистрами ввода/вывода), то для доступа к ячейкам внутренней и внешней памяти используются одни и те же команды.

В ячейках оперативной памяти организуется системный стек, который используется автоматически для хранения адресов возврата при выполнении подпрограмм, а также может использоваться программистом для временного хранения содержимого оперативных регистров (команды PUSH и POP). (Микроконтроллеры, не имеющие SRAM, содержат трехуровневый аппаратный стек)

Следует иметь в виду, что если стек располагается во внешней SRAM, то вызовы подпрограмм и возвраты из них требуют двух дополнительных циклов, если бит SRW не установлен, и четырех, если установлен.

Размер стека, организуемого в оперативной памяти, ограничен лишь размерами этой памяти. Если микроконтроллер содержит на кристалле 128 байт внутренней SRAM и не имеет возможности подключения внешней SRAM, то в качестве указателя вершины стека используется регистр ввода/вывода SPL. Если есть возможность подключения внешней памяти или внутренняя память имеет размеры 256 байт и больше, то указатель стека состоит из двух регистров ввода/вывода SPL и SPH.

При занесении числа в стек автоматически выполняются следующие действия:

1. Число записывается в ячейку памяти по адресу, хранящемуся в указателе стека. (SPH:SPL) <- число;

2. Содержимое указателя стека уменьшается на единицу. SPH:SPL = SPH:SPL - 1.

Обратные действия выполняются при извлечении числа из стека:

1. Содержимое указателя увеличивается на единицу. SPH:SPL= SPH:SPL + 1;

2. Число извлекается из ячейки памяти с адресом, хранящимся в указателе стека. (SPH:SPL) -> число.

Таким образом, стек растет от старших адресов к младшим, поэтому учитывая, что начальное значение указателя стека после сброса равно нулю, программист AVR обязательно должен в инициализирующей части программы позаботиться об установке указателя стека, если он предполагает использовать хотя бы одну подпрограмму.

Регистры ввода/вывода, также изображенные на рис. 5, представляют собой набор регистров управления процессорного ядра и регистров управления и данных аппаратных узлов AVR-микроконтроллера. Регистрами ввода/вывода являются упоминавшиеся регистры SREG, MCUSR и указатель стека SPH:SPL а также регистры, управляющие системой прерывания микроконтроллера, режимами подключения EEPROM памяти, сторожевым таймером, портами ввода/вывода и другими периферийными узлами. Изучение данных регистров удобно выполнять одновременно с изучением конкретного периферийного узла.

Все регистры ввода/вывода могут считываться и записываться через оперативные регистры при помощи команд IN, OUT (см. группу команд передачи данных). Регистры ввода/вывода, имеющие адреса в диапазоне $00 - $1F (знак $ указывает на шестнадцатеричную систему счисления), обладают возможностью побитовой адресации. Непосредственная установка и сброс отдельных разрядов этих регистров выполняется командами SBI и CBI (см. группу команд работы с битами). Для признаков результата операции, которые являются битами регистра ввода/вывода SREG, имеется целый набор команд установки и сброса. Команды условных переходов в качестве своих операндов могут иметь как биты-признаки результата операции, так и отдельные разряды побитно адресуемых регистров ввода/вывода.

Регистровый файл, блок регистров ввода/вывода и оперативная память, как показано на рис. 5, образуют единое адресное пространство, что дает возможность при программировании обращаться к 32 оперативным регистрам и к регистрам ввода/вывода как к ячейкам памяти, используя команды доступа к SRAM (в том числе и с косвенной адресацией).

На рис. 5 показано распределение адресов в едином адресном пространстве. Младшие 32 адреса ($0 - $1F) соответствуют оперативным регистрам. Следующие 64 адреса ($20 - $5F) зарезервированы для регистров ввода/вывода. Внутренняя SRAM у всех AVR начинается с адреса $60.

Таким образом, регистры ввода/вывода имеют двойную нумерацию. Если используются команды IN, OUT, SBI, CBI, SBIC, SBIS, то следует использовать нумерацию регистров ввода/вывода, начинающуюся с нуля (назовем ее основной). Если же к регистрам ввода/вывода доступ осуществляется как к ячейкам памяти, то необходимо использовать нумерацию единого адресного пространства оперативной памяти данных AVR. Очевидно, что адрес в едином адресном пространстве памяти данных получается путем прибавления числа $20 к основному адресу регистра ввода/вывода.

Следует отметить, что регистры ввода/вывода не полностью используют отведенные для них 64 адреса. Неиспользуемые адреса зарезервированы для будущих применений, дополнительных ячеек памяти по этим адресам не существует.

Следует также иметь в виду, что у разных типов AVR одни и те же регистры ввода/вывода могут иметь различные адреса. Для того, чтобы обеспечить переносимость программного обеспечения с одного типа кристалла на другой, следует использовать в программе стандартные, принятые в оригинальной фирменной документации, символические имена регистров ввода/вывода, а соответствие этих имен реальным адресам задавать, подключая в начале своей программы (при помощи директивы ассемблера .INCLUDE) файл определения адресов регистров ввода/вывода.

Файлы определения адресов регистров ввода/вывода имеют расширение .inc. Они уже созданы разработчиками фирмы ATMEL и свободно распространяются вместе с документацией на AVR-микроконтроллеры. В этих файлах задается соответствие символических имен основным адресам регистров ввода/вывода. Если для обращения к регистру ввода/вывода используются команды обмена с SRAM, то к символическому имени необходимо прибавить число $20.

Кроме оперативной памяти программно доступными ресурсами микроконтроллера являются энергонезависимые, электрически программируемые FLASH и EEPROM блоки памяти, которые имеют отдельные адресные пространства.

Так как все команды AVR представляют собой 16-разрядные слова, FLASH-память организована как последовательность 16-разрядных ячеек и имеет емкость от 512 слов до 64K слов в зависимости от типа кристалла.

Во FLASH-память, кроме программы, могут быть записаны постоянные данные, которые не изменяются во время функционирования микропроцессорной системы. Это различные константы, таблицы знакогенераторов, таблицы линеаризации датчиков и т. п. Данные из FLASH памяти могут быть программным образом считаны в регистровый файл при помощи команд LPM, ELPM (см. группу команд передачи данных).

Младшие адреса памяти программ имеют специальное назначение. Адрес $0000 является адресом, с которого начинает выполняться программа после сброса процессора. Начиная со следующего адреса $0001, ячейки памяти программ образуют область векторов прерывания. В этой области для каждого возможного источника прерывания отведен свой адрес, по которому (в случае использования данного прерывания) размещают команду относительного перехода RJMP на подпрограмму обработки прерывания (рис. 5). Следует помнить, что адреса векторов прерывания одних и тех же аппаратных узлов для разных типов AVR могут иметь разное значение. Поэтому для обеспечения переносимости программного обеспечения удобно, так же как и в случае с регистрами ввода/вывода, использовать символические имена адресов векторов прерывания, которые определены в соответствующем inc-файле.

EEPROM блок электрически стираемой памяти данных AVR предназначен для хранения энергонезависимых данных, которые могут изменяться непосредственно на объекте. Это калибровочные коэффициенты, различные уставки, конфигурационные параметры системы и т. п. EEPROM-память данных может быть программным путем как считана, так и записана. Однако специальных команд обращения к EEPROM-памяти нет. Чтение и запись ячеек EEPROM выполняется через регистры ввода/вывода EEAR (регистр адреса), EEDR (регистр данных) и EECR (регистр управления).

ПРИЛОЖЕНИЕ

Таблица 1. Система команд AVR-микроконтроллеров

Мнемо-код	Операнды	Описание	Операция	Флаги	Кол-во тактов
АРИФМЕТИЧЕСКИЕ И ЛОГИЧЕСКИЕ КОМАНДЫ
ADD	Rd, Rr	Add without Carry two Registers	Rd Rd + Rr	Z,C,N,V,H	1
ADC	Rd, Rr	Add with Carry two Registers	Rd Rd + Rr + C	Z,C,N,V,H	1
ADIW	Rdl, K	Add Immediate to Word	Rdh:Rdl  Rdh:Rdl+K	Z,C,N,V,S	2
SUB	Rd, Rr	Subtract without Carry two Registers	Rd Rd - Rr	Z,C,N,V,H	1
SUBI	Rd*, K	Subtract Constant from Register	Rd Rd - K	Z,C,N,V,H	1
SBC	Rd, Rr	Subtract with Carry two Registers	Rd Rd - Rr - C	Z,C,N,V,H	1
SBCI	Rd*, K	Subtract with Carry Constant from Register	Rd Rd - K - C	Z,C,N,V,H	1
SBIW	Rdl, K	Subtract Immediate from Word	Rdh:Rdl Rdh:Rdl - K	Z,C,N,V,S	2
AND	Rd, Rr	Logical AND Registers	Rd Rd Rr	Z,N,V	1
ANDI	Rd*, K	Logical AND Register and Constant	Rd Rd K	Z,N,V	1
OR	Rd, Rr	Logical OR Registers	Rd Rd v Rr	Z,N,V	1
ORI	Rd*, K	Logical OR Register and Constant	Rd Rd v K	Z,N,V	1
EOR	Rd, Rr	Exclusive OR Registers	Rd Rd Rr	Z,N,V	1
COM	Rd	One’s Complement	Rd $FF Rd	Z,C,N,V	1
NEG	Rd	Two’s Complement	Rd $00 Rd	Z,C,N,V,H	1
SBR	Rd*, K	Set Bit(s) in Register	Rd Rd v K	Z,N,V	1
CBR	Rd*, K	Clear Bit(s) in Register	Rd Rd ($FF - K)	Z,N,V	1
INC	Rd	Increment	Rd Rd + 1	Z,N,V	1
DEC	Rd	Decrement	Rd Rd 1	Z,N,V	1
TST	Rd	Test for Zero or Minus	Rd Rd Rd	Z,N,V	1
CLR	Rd	Clear Register	Rd Rd Rd	Z,N,V	1
SER	Rd	Set Register	Rd $FF	None	1
CP	Rd, Rr	Compare	Rd Rr	Z, N,V,C,H	1
CPC	Rd, Rr	Compare with Carry	Rd Rr C	Z, N,V,C,H	1
CPI	Rd*, K	Compare Register with Immediate	Rd K	Z, N,V,C,H	1
КОМАНДЫ ВЕТВЛЕНИЯ
RJMP	k	Relative Jump	PC PC + k + 1	None	2
IJMP		Indirect Jump to (Z)	PC Z	None	2
JMP	k	Jump	PC  k	None	3
RCALL	k	Relative Subroutine Call	PC PC + k + 1	None	3
CALL	k	Call Subroutine	PC  k	None	4
ICALL		Indirect Call to (Z)	PC Z	None	3
RET		Subroutine Return	PC STACK	None	4
RETI		Interrupt Return	PC STACK	I	4
CPSE	Rd,Rr	Compare, Skip if Equal	if (Rd = Rr)PC PC + 2 or 3	None	1 / 2 / 3
SBRC	Rr, b	Skip if Bit in Register Cleared	if (Rr(b)=0)PC PC + 2 or 3	None	1 / 2
SBRS	Rr, b	Skip if Bit in Register is Set	if (Rr(b)=1)PC PC + 2 or 3	None	1 / 2
SBIC	P*, b	Skip if Bit in I/O Register Cleared	if (P(b)=0)PC PC + 2 or 3	None	1 / 2
SBIS	P*, b	Skip if Bit in I/O Register is Set	if (P(b)=1)PC PC + 2 or 3	None	1 / 2
BRBS	s, k	Branch if Status Flag Set	if (SREG(s) = 1) then PCPC+k + 1	None	1 / 2
BRBC	s, k	Branch if Status Flag Cleared	if(SREG(s) = 0) then PCPC+k + 1	None	1 / 2
BREQ	k	Branch if Equal	if (Z = 1) then PC PC + k + 1	None	1 / 2
BRCS	k	Branch if Carry Set	if (C = 1) then PC PC + k + 1	None	1 / 2
BRNE	k	Branch if Not Equal	if (Z = 0) then PC PC + k + 1	None	1 / 2
BRCC	k	Branch if Carry Cleared	if (C = 0) then PC PC + k + 1	None	1 / 2
BRSH	k	Branch if Same or Higher	if (C = 0) then PC PC + k + 1	None	1 / 2
BRLO	k	Branch if Lower	if (C = 1) then PC PC + k + 1	None	1 / 2
BRMI	k	Branch if Minus	if (N = 1) then PC PC + k + 1	None	1 / 2
BRPL	k	Branch if Plus	if (N = 0) then PC PC + k + 1	None	1 / 2
BRGE	k	Branch if Greater or Equal, Signed	if (N V= 0) then PC PC + k + 1	None	1 / 2
BRLT	k	Branch if Less Than Zero, Signed	if (N V= 1) then PC PC + k + 1	None	1 / 2
BRHS	k	Branch if Half Carry Flag Set	if (H = 1) then PC PC + k + 1	None	1 / 2
BRHC	k	Branch if Half Carry Flag Cleared	if (H = 0) then PC PC + k + 1	None
BRTS	k	Branch if T Flag Set	if (T = 1) then PC PC + k + 1	None	1 / 2
BRTC	k	Branch if T Flag Cleared	if (T = 0) then PC PC + k + 1	None	1 / 2
BRVS	k	Branch if Overflow Flag is Set	if (V = 1) then PC PC + k + 1	None	1 / 2
BRVC	k	Branch if Overflow Flag is Cleared	if (V = 0) then PC PC + k + 1	None	1 / 2
BRIE	k	Branch if Interrupt Enabled	if ( I = 1) then PC PC + k + 1	None	1 / 2
BRID	k	Branch if Interrupt Disabled	if ( I = 0) then PC PC + k + 1	None	1 / 2
КОМАНДЫ ПЕРЕДАЧИ ДАННЫХ
MOV	Rd, Rr	Move Between Registers	Rd Rr	None	1
LDI	Rd*, K	Load Immediate	Rd K	None	1
LD	Rd, X	Load Indirect	Rd (X)	None	2
LD	Rd, X+	Load Indirect and Post-Inc.	Rd (X), X X + 1	None	2
LD	Rd, - X	Load Indirect and Pre-Dec.	X X - 1, Rd (X)	None	2
LD	Rd, Y	Load Indirect	Rd (Y)	None	2
LD	Rd, Y+	LDLoad Indirect and Post-Inc.	Rd (Y), Y Y + 1	None	2
LD	Rd, - Y	Load Indirect and Pre-Dec.	Y Y - 1, Rd (Y)	None	2
LDD	Rd,Y+q	Load Indirect with Displacement	Rd (Y + q)	None	2
LD	Rd, Z	Load Indirect	Rd (Z)	None	2
LD	Rd, Z+	Load Indirect and Post-Inc.	Rd (Z), Z Z+1	None	2
LD	Rd, -Z	Load Indirect and Pre-Dec	Z Z - 1, Rd (Z)	None	2
LDD	Rd, Z+q	Load Indirect with Displacement	Rd (Z + q)	None	2
LDS	Rd, k	Load Direct from SRAM	Rd (k)	None	2
ST	X, Rr	Store Indirect	(X) Rr	None	2
ST	X+, Rr	Store Indirect and Post-Inc.	ST (X) Rr, X X + 1	None	2
ST	- X, Rr	Store Indirect and Pre-Dec.	X X - 1, (X) Rr	None	2
ST	Y, Rr	Store Indirect	(Y) Rr	None	2
ST	Y+, Rr	Store Indirect and Post-Inc.	(Y) Rr, Y Y + 1	None	2
ST	- Y, Rr	Store Indirect and Pre-Dec.	Y Y - 1, (Y) Rr	None	2
STD	Y+q,Rr	Store Indirect with Displacement	(Y + q) Rr	None	2
ST	Z, Rr	Store Indirect	(Z) Rr	None	2
ST	Z+, Rr	Store Indirect and Post-Inc.	(Z) Rr, Z Z + 1	None	2
ST	-Z, Rr	Store Indirect and Pre-Dec	Z Z - 1, (Z) Rr	None	2
STD	Z+q,Rr	Store Indirect with Displacement	(Z + q) Rr	None	2
STS	k, Rr	Store Direct to SRAM	(k) Rr	None	2
LPM		Load Program Memory	R0 (Z)	None	3
ELPM		Load Program Memory	R0 (RAMPZ: Z)	None	3
IN	Rd, P	In Port	Rd P	None	1
OUT	P, Rr	Out Port	P Rr	None	1
PUSH	Rr	Push Register on Stack	STACK Rr; SPSP-1	None	2
POP	Rd	Pop Register from Stack	SPSP+1, Rd STACK	None	2
КОМАНДЫ РАБОТЫ С БИТАМИ
SBI	P*,b	Set Bit in I/O Register	I/O(P,b) 1	None	2
CBI	P*,b	Clear Bit in I/O Register	I/O(P,b) 0	None	2
LSL	Rd	Logical Shift Left	Rd(n+1) Rd(n), Rd(0) 0	Z,C,N,V	1
LSR	Rd	Logical Shift Right	Rd(n) Rd(n+1), Rd(7) 0	Z,C,N,V	1
ROL	Rd	Rotate Left Through Carry	Rd(0)C,Rd(n+1)Rd(n), CRd(7)	Z,C,N,V	1
ROR	Rd	Rotate Right Through Carry	Rd(7)C,Rd(n)Rd(n+1),CRd(0)	Z,C,N,V	1
ASR	Rd	Arithmetic Shift Right	Rd(n) Rd(n+1), n=0..6	Z,C,N,V	1
SWAP	Rd	Swap Nibbles	Rd(3..0)Rd(7..4),Rd(7..4)Rd(3..0)	None	1
BSET	s	Flag Set	SREG(s) 1 SREG(s)		1
BCLR	s	Flag Clear	SREG(s) 0 SREG(s)		1
BLD	Rd, b	Bit load from T to Register	Rd(b) T	None	1
BST	Rr, b	Bit Store from Register to T	T Rr(b)	T	1
SEC		Set Carry	C 1	C	1
CLC		Clear Carry	C 0	C	1
SEN		Set Negative Flag	N 1	N	1
CLN		Clear Negative Flag	N 0	N	1
SEZ		Set Zero Flag	Z 1	Z	1
CLZ		Clear Zero Flag	Z 0	Z	1
SEI		Global Interrupt Enable	I 1	I	1
CLI		Global Interrupt Disable	I 0	I	1
SES		Set Signed Test Flag	S 1	S	1
CLS		Clear Signed Test Flag	S 0	S	1
SEV		Set Twos Complement Overflow	V 1	V	1
CLV		Clear Twos Complement Overflow	V 0	V	1
SET		Set T in SREG	T 1	T	1
CLT		Clear T in SREG	T 0	T	1
SEH		Set Half Carry Flag in SREG	H 1	H	1
CLH		Clear Half Carry Flag in SREG	H 0	H	1
NOP		No Operation	None		1
SLEEP		Sleep (see specific description)	None		3
WDR		Watchdog Reset	None		1