2.5 Обоснование схемотехнических решений и описание работы схемы электрической принципиальной

Разработка схемы электрической принципиальной (Э3) осуществляется в соответствии с разработанной ранее схемой электрической функциональной (Э2) и выбранной элементной базой (набором ИМС).

При реализации схемы Э3 возможна ситуация когда выбранные ИМС могут не обеспечивать некоторые схемотехнические решения, требуется инверсия некоторых сигналов, возможно упростить схемотехническое решение с помощью других ИМС или ряд элементов (входов) ИМС останутся неиспользуемыми и т.д.

Данный раздел должен содержать:

• схемотехнические решения позволяющие реализовать конкретные блоки (модули боков) устройства и их описание;

• диаграммы работы отдельных блоков устройства или всего устройства в целом с учетом последовательности формирования управляющих сигналов блоком управления и их логических уровней;

• описание работы принципиальной схемы со ссылками на позиционные обозначения и оси диаграммы работы устройства;

• схемотехнические решения типовых ситуаций, которые возникли при реализации блоков (модулей блоков) схемы на базе выбранной технологии.

2.5.1 Схемотехнические решения отдельных модулей

Схемотехнические решения рассматриваются отдельно для каждого блока и показывают решения, связанные с использованием конкретных микросхем.

Пример описания схемотехнических решений приведен на базе фрагмента схемы электрической принципиальной модуля хранения параметра (блок ввода) и операционного блока приведенном на рисунке 2.15.

Примечание: модуль подключения цифрового входа (ZЦВХ) блока ввода (БВВ) на фрагменте схемы электрической принципиальной приведенной на рисунке 2.15 не показан.

Модуль хранения параметра (МХРП) блока ввода (БВВ) реализован на ИМС DD1 и DD2. На входы РI1 –PI4 ИМС DD1 и DD2 подается значение порога (10110010₂): на входы РI1, РI3, PI4 (выводы 9, 11,12) ИМС DD1 и вход РI3 (вывод 11) ИМС DD2 подается логический 0 (они коммутируются на «общий»), а на вход РI2 (вывод 10) ИМС DD1 и на входы РI1, РI2, PI4 (выводы 9, 10,12) DD2 подается логическая 1 (они коммутируются на «Uп»). Входы К(инверсный), J, RESET (выводы 3,4,5 соответственно) не используются, поэтому на них подан постоянный уровень логического 0 (они коммутируются на «общий»). Т.к. регистры должны работать в режиме параллельной записи, то входы Р/S (вывод 7) ИМС DD1 и DD2 объединены и на них подается постоянный уровень логической 1(они коммутируются на «Uп»). Считывание значения порога (ПОР0 … ПОР7) с регистров DD1 и DD2 осуществляется в прямом коде, поэтому входы TRUE/COMP ИМС (вывод 2) объединяются и на них подается постоянный уровень логической 1 (они коммутируются на «Uп»). Запись в регистры DD1 и DD2 значения ПОР осуществляется положительным перепадом управляющего сигнала «СОХРАНИТЬ ПОР», который подается на входы CLOCK (вывод 6) ИМС DD1 и DD2.

Операционный блок (ОБ) включает в себя модуль хранения порога (МХРПОР) и модуль сравнения параметра и порога (МСРПиПОР).

Модуль хранения порога реализован на ИМС DD3 и DD4. На входы РI1 –PI4 ИМС DD3 и DD4 (выводы 9,10,11,12) подается значение параметра (Пц0 … Пц7) с модуля подключения цифрового входа (ZЦВХ) в соответствии с весом разряда. ZЦВХ обеспечивает сопряжение с внешней 4-х разрядной шиной в соответствии с алгоритмом работы устройства ввод значения параметра осуществляется по 4 разряда управляющими сигналами «ВВОД Пц0-Пц3» и «ВВОД Пц4-Пц7» (положительный перепад), которые подаются на входы CLOCK (вывод 6) ИМС DD3 и DD4 соответственно. Данные регистры должны обеспечивать режим параллельной записи и считывание значения параметра в прямом коде, поэтому коммутация входов Р/S и TRUE/COMP соответствует коммутации входов Р/S и TRUE/COMP регистров DD1 и DD2.

Рисунок 2.15 – Фрагмент схемы электрической принципиальной

Модуль сравнения параметра и порога (МСРПиПОР) операционного блока (ОБ) реализован на ИМС DD5, DD6, DD7.1. На входы ИМС DD5, DD6 А0…А3 с выходов Q1…Q4 ИМС DD1, DD2 подается значение порога (ПОР0…ПОР7) согласно веса разряда. На входы ИМС DD5, DD6 В0…В3 с выходов Q1…Q4 ИМС DD2, DD3 подается значение параметра (П^ц0 … П^ц7) 0согласно веса разряда. На входы А>В и А<В (выводы 4 и 5) ИМС DD5 подается уровень логического 0 (коммутируются на «общий»), на вход А=В (вывод 6) подается уровень логической 1 (коммутируются на «Uп»). Выход А<В (вывод 12) ИМС DD5 соединяется со входом А<В (вывод 5) ИМС DD6. Выход А=В (вывод 3) ИМС DD5 соединяется со входом А=В (вывод 6) ИМС DD6. Выход А>В (вывод 13) ИМС DD5 соединяется со входом А>В (вывод 4) ИМС DD6. Данная коммутация обеспечивает каскадное включение компараторов в соответствии с требованиями справочной литературы [Партала О.Н. Цифровые КМОП микросхемы, справочник/О.Н. Партала. – СПб: Наука и техника, 2001]. Элемент DD7.1 обеспечивает формирование признака «ПОР≤П^ц»: выходы 12 (А<В) и 3 (А=В) DD7 соединяется с входами 04 и 05 элемента DD7.1.