Разработка функциональной схемы блока tlb.
Адресный кэш представляет собой сверхоперативную память небольшого размера, предназначенную для хранения информации, необходимой для преобразования виртуальных адресов в физические.
При каждом преобразовании номера виртуальной страницы в номер физической страницы результат заносится в TLB. Таким образом, в TLB попадают результаты нескольких последних операций трансляции адресов. При каждом обращении к ОП преобразователь адресов сначала производит поиск в памяти TLB номера требуемой виртуальной страницы. При попадании адрес соответствующей физической страницы берется из памяти данных TLB. Если в TLB зафиксирован промах, то процедура преобразования адресов производится с помощью страничной таблицы, после чего осуществляется запись новой пары «номер виртуальной страницы — номер физический страницы» в TLB.
Для сокращения аппаратных затрат будем применять кэш-память с прямым размещением. Адрес от процессора делится на три части. Младшие разряды (смещение) определяют положение слова в странице. Средние позволяют выбрать одну из строк кэш-памяти. Оставшиеся старшие образуют тег. По адресу строки производится считывание. Полученный тэг сравнивается со старшими разрядами адреса и, если есть совпадение и если признак присутствия страница в ОП установлен, вырабатывается сигнал hit выдачи информации. Структура кэш-памяти приведена на рис. 7.
-
Тег (28..21)
P(20)
Номер страницы (19..0)
Рис. 8. Структура кеш-памяти.
Выберем размер кэша как 4Кх29.
Рис.9. Функциональная схема адресного кэша
Алгоритм работы tlb.
Сигнал ACE – разрешение работы адресного кэша. Если установлен низкий уровень, то на шину AB работает адресный выход процессора ADDR, где должен быть установлен физический адрес, если установлен высокий уровень – разрешен выход с кэша, а процессор устанавливает виртуальный адрес на вход ADDR.
С помощью разрядов 12-23 адреса выбирается одна из 4К ячеек кэш-памяти, в которой содержится тег, бит присутствия Pи адрес физической страницы.
С помощью 8-разрядного компаратора сравниваются старшие разряды адреса поступившего из процессора по входу ADDR с тэгом из кэш-памяти. Если совпадение зарегистрировано, и бит присутствия P установлен, то в зависимости от сигнала ACE открывается выходной буфер, и полученный номер физической страницы и младшие разряды с ADDR попадают на адресную шину.
Если страница отсутствует в КЭШе или в ОП, то возбуждается сигнал прерывания ACPERR. Обработчику прерывания необходимо, если надо, подгрузить страницу в ОП и записать в кэш-память новые тэг (старшие разряды входа ADDR), физическую страницу (старшие разряды с шины DB) и бит присутствия P (со входа ACP). Запись осуществляется при низком уровне на входе #ACW.
В исходном состоянии, после включения напряжения питания, все признаки Pустанавливаются схемой управления в 0.
Литература.
1. Е. П. Угрюмов. Цифровая схемотехника.-Спб.: БВХ-Петербург, 2002.
2. Комплект БИС К1804 в процессорах и контроллерах / В.М. Мещеряков, И.Е.Лобов, Глебов и др.; Под ред. В.Б. Смолова.-М.: Радио и связь, 1990.
3. Цилькер Б.Я., Орлов С.А. Организация ЭВМ и систем: учебник для вузов. – Спб.: Питер, 2004.