Министерство высшего и профессиональной образования РФ

НГТУ

Кафедра ВТ

Курсовой проект

по дисциплине «Организация ЭВМ»

Факультет: АВТ

Группа: АМ-79

Студент: Монахов А. И.

Преподаватель: Гребенников В.Ф.

Новосибирск 2000 год.

Содержание.

Стр.

Задание на курсовой проект 3

Разработка структурной схемы ЭВМ 4

Разработка основных блоков ЭВМ

1. Центральный процессор. 5

2. Сопроцессор быстрого умножения/деления 3

3. Система прерываний 8

4. Основная память 10

5. Кэш команд и данных 11

6. Система ввода – вывода 12

7. Блок синхронизации 13

8. Монитор 14

9. Таймер 14

10. Клавиатура 15

Разработка сопроцессора с детальным описанием деления 16

Список литературы. 19

Приложение 1 20

Цель курсового проекта:

Углубление и закрепление теоретических знаний, приобретение навыков разработки узлов ЭВМ на структурном, функциональном и алгоритмическом уровнях.

Задание на курсовой проект.

Разработать структурную схему гипотетической эвм, функциональную схему и алгоритм работы конкретного блока, входящего в состав этой эвм.

Курсовой проект состоит из двух частей:

Первая часть посвящена разработке структурной схемы гипотетической ЭВМ, описанию ее функционирования. В состав ЭВМ входят как общие для всех вариантов блоки, так и дополнительные, определяемые индивидуальным заданием.

Вторая часть проекта посвящена разработке функциональной схемы и алгоритмов работы конкретного блока, входящего в состав ЭВМ, и их детальному описанию.

Исходные данные к курсовому проекту:

В состав ЭВМ должны входить следующие блоки (типовое задание):

• центральное процессорное устройство (ЦПУ)

• оперативная память (ОП)

• система прерывания программ (СПП)

• система ввода-вывода (СВВ)

• монитор и клавиатура

• блок синхронизации (БС)

Индивидуальные исходные данные:

• архитектура ЭВМ - двух шинная

• сопроцессор быстрого умножения/деления

• организация ОП – обычная

• Кэш команд и данных

• Ввод/Вывод условный или программно управляемый

• система прерываний – с последовательной обработкой прерываний

• разрабатываемый блок – сопроцессор с детальным описанием деления

Разработка структурной схемы эвм.

Организация ЭВМ – двухшинная: имеется шина Данных/Адреса (D/A Bus) и шина управления (СВ). При этом 16-ти разрядная шина D/A используется для передачи как данных, так и адреса за счет мультиплексирования во времени. Шина управления обеспечивает передачу сигналов управления между блоками ЭВМ.

В состав ЦП входят операционный блок, микропрограммное устройство управления, арифметический сопроцессор.

Контроллер прерываний может последовательно обрабатывать прерывания на макроуровне. Управление контроллером осуществляет ЦП.

Дисплей, состоящий из клавиатуры и монитора, служит для ввода и отображения информации. Взаимодействие ЦП с дисплеем осуществляется через системную шину.

Разработка основных блоков эвм:

1. Центральный процессор.

В состав центрального процессора входит операционный блок, включающий в себя процессорную секцию (IDT49C402) и умножитель (IDT7217L), и микропрограммное устройство управления (1804ВУ4). МУУ осуществляет управление работой ОБ, а операционный блок - арифметические, логические, сдвиговые операции, выполняет инструкции МУУ.

СБИС IDT49C402 представляет собой 16 –ти разрядный процессорный модуль.

Она предназначена для выполнения арифметических и логических операций. Секция также включает в себя регистровый файл размером 64x16 бит.

Сдвиговые операции осуществляются через логику сдвигов. Для этой цели используются входы и выходы МПС P₀, Q₀, P₁₅, Q₁₅. Логика сдвигов представляет собой комбинационную схему, структура которой зависит от количества и типов необходимых сдвигов. Управление логикой сдвигов осуществляется из микрокоманды.

Микропроцессорная секция вырабатывает на своих выходах флаги переполнения, нуля, переноса и знака. Эти флаги загружаются в регистр слова состояния через мультиплексор MS RGCC. Возможна также загрузка слова состояния из памяти, если оно перед этим было сохранено в ней. Регистр-защелка Рг.З создает примитивную очередь двухсловных комманд, позволяя после декодирования КОП сразу загружать второе слово, а также служит для загрузки входных данных из памяти или с устройств ввода-вывода в МПС или умножитель. Регистр выходных данных/адреса служит для запоминания данных/адреса, предназначенных для ОП, либо на устройств ввода-вывода.

Данные в микропроцессорную секцию могут поступать из команды, из микрокоманды и из регистра-защелки. Для выбора источника входных данных служит внутренняя шина, которая также может осуществлять загрузку в МПС данных с умножителя, из регистра слова состояния. Адрес внутреннего регистрового файла МПС может задаваться как из команды, так и из микрокоманды. Для выбора источника этого адреса служит мультиплексор.

Управление всеми мультиплексорами и регистрами операционного блока осуществляется микропрограммно.

В качестве секвенсора микрокоманд в блоке микропрограммного управления используется БИС 1804ВУ4. Довольно широкие возможности этого прибора позволяют гибко адресовать микропрограммную память. У него существует возможность выборки адреса следующей команды из разных источников (с ПНА, из регистра микрокоманд, из внутреннего регистра, а также из внутреннего счетчика), что позволяет в микроподпрограмме реализовывать переходы, а также использовать в БМУ конвейерную структуру.

Код операции из регистра команд поступает на вход преобразователя начального адреса, который представляет собой комбинационную схему, структура которой зависит от системы команд и микропрограмм, соответствующих этим командам и их распределению в памяти микропрограмм. С ПНА выдается адрес подпрограммы. Секвенсор выбирает источник адреса и выдает его на адресные входы микропрограммной памяти.

Из памяти выбирается микрокоманда и попадает в регистр микрокоманд. Микрокоманда хранится в регистре микрокоманд в течении времени ее выполнения( т.е. 1 такт). В момент, когда микрокоманда начинает выполняться, секвенсор формирует адрес следующей микрокоманды.

Конвейер позволяет повысить производительность ЭВМ. Однако, при условных или безусловных переходах эффективность конвейера равна нулю, т.к. адрес следующей микрокоманды поступает из текущей микрокоманды, т.е. операционный блок простаивает один такт. Но так как отсутствие операций перехода значительно сокращает возможности ЭВМ, то в разрабатываемой структуре реализована возможность таких переходов.

Для устранения конфликтов между выходами ПНА и RG MK (а точней той частью, которая отвечает за адрес перехода) задействованы выходы секвенсора, которые управляют разрешением выборки адреса или из ПНА (выход МЕ) или из регистра микрокоманд (выход РЕ).

Переход возможно осуществлять не только микропрограммно, но и программно. При этом адрес перехода подается на вход процессорной секции через регистр команд, а затем на регистр и шину адреса. Из регистра слова состояния выбирается необходимый признак (с помощью мультиплексора) и подается на вход СС, причем предусмотрена возможность проверять и знак, и инверсию знака (с помощью схемы ИСКЛЮЧАЮЩЕЕ ИЛИ). Переход будет осуществлен в случае, если вход разрешения перехода (ССЕ) установлен в состояние логической 1, и на вход СС подана логическая 1, если ССЕ=1 и СС=0, то выполнится следующая микрокоманда, а если ССЕ=0, то независимо от состояния входа СС будет осуществлен безусловный переход. Аналогично можно тестировать не только флаги регистра слова состояния, но и флаг, выставляемый контроллером прерываний.

Код операции содержит 8 разрядов. Это позволяет реализовать до 256 инструкции, выполняемых ЭВМ.

Шина адреса

К узлам

ЭВМ

Система прерываний.

Прерывания представляют собой средство изменения последовательности выполнения команд и операций в ответ на внешние асинхронно происходящие события (запросы на прерывание).

Контроллер прерываний обеспечивает последовательную обработку прерываний на макроуровне. Макропрерывание обрабатывается только по окончании выполняемой на момент запроса команды.

С точки зрения программы при появлении запроса на прерывание выполняется последовательность действий из следующих шагов:

1. Распознавание запроса на прерывание.

2. На этом этапе происходит распознавание процессором запроса на прерывание, поступающего по линии запросов на прерывание.

3. Запоминание состояния.

4. Нужно запомнить состояние прерванного процесса.

5. Опрос устройств.

6. Процессор определяет устройство, подавшее запрос на прерывание.

7. Вызов подпрограммы обработки прерывания.

8. Адрес подпрограммы, соответствующей устройству, запросившему прерывание, берется из таблицы опроса.

9. Восстановление и возврат.

Система прерываний.

Имеется одна общая для всех устройств линия запроса на прерывание, а идентификация источника прерывания происходит последовательным опросом всех устройств. Для такой структуры характерны более низкие затраты аппаратных средств и гибкое распределение приоритетов устройств, т.к. порядок опроса определяется хранимой в МПП таблицей. Недостаток этого метода – невысокая скорость, а также то, что во время опроса шина будет занята.

Опишем работу контроллера прерываний. На входе запроса прерываний INT возникает запрос прерывания, порождаемый одним из периферийных устройств. При этом триггер в контроллере прерываний устанавливается в единичное состояние. Этот триггер нужен для того, чтобы запомнить сигнал прерывания до окончания выполняемой в данный момент машинной макрокоманды. Если прерывание не замаскировано, то схема формирования сигнала прерывания формирует сигнал INT, подаваемый на вход мультиплексора флагов МУУ. По окончании команды этот флаг тестируется и если он установлен, то происходит прерывание, вызывающее подпрограмму опроса устройств, которая передает управление по соответствующему адресу из таблицы.

При выходе из прерывания МУУ формирует сигнал сброса прерывания. Этот сигнал сбрасывает триггер в нулевое состояние.

3. Основная память ЭВМ.

Блок основной памяти состоит из ПЗУ объемом 64 Кслов и ОЗУ объемом 640 Кслов. Из-за малой разрядности шины D/A выбран вариант базовой адресации основной памяти.

Адресное пространство разбито на банки памяти объемом по 64 Кслова. Базовый адрес, т.е. номер банка памяти расположен в базовом регистре. Под эти цели выделен специальный регистр в регистровом файле микропроцессорной секции. При обращении к памяти вначале в базовый регистр памяти RG BASE заносится база (или номер банка памяти). Далее этот адрес дешифрируется и с помощью сигнала CS выбирается банк памяти. По шине адреса/данных передается смещение в выбранном банке и производится операция чтения/записи в память.

Первый банк памяти занимает ПЗУ, следующие 10 - ОЗУ.

Управление регистром RG BASE и дешифратором DC BASE осуществляется с помощью сигналов управления по шине управления из ЦП.

Операция (либо чтение, либо запись) выбирается с помощью сигнала управления “W/R” из ЦП. Этот сигнал подается на все входы ОЗУ и ПЗУ. При попытке записи данных в ПЗУ оно сигналом “W/R” устанавливает свои выходы в третье состояние и таким образом запись невозможна.

При данной организации ОП существует возможность наращивания объема ОП путем добавления новых банков. В разрабатываемой структуре используется 11 банков памяти, т.е. 4 разряда базового регистра. Используя 16 разрядов базового регистра можно адресовать до 4 Гслов памяти.

Шина данных/адреса

Шина управления

RG BASE

DC BASE

Д А У Д А У

Рис. 3 Структура ОП. (Д – данные, А – адрес, У – сигналы управления)